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文件名称:clock

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    1017.2kb
  • 已下载：
    1次
  • 提 供 者：
    r*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是一个数字时钟的数字逻辑电路，整个工程打包上传，时钟可以计时、校时、整点报时、定时闹钟。使用电路图实现的。在quatarsII里面仿真的并且下载到DE2板上运行过。-This is a digital clock digital logic circuits, the whole project package upload, the clock could be time, school hours, the whole point timekeeping, timing alarm clock. The use of circuit implementation. The quatarsII inside the simulation, and downloaded to the DE2 board to run-off.
相关搜索： logic circuit project 报时 电路 digital clock DE2 数字时钟

(系统自动生成,下载前可以参看下载内容)

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电路图设计/Clock/Clock.asm.rpt
电路图设计/Clock/Clock.bdf
电路图设计/Clock/Clock.cdf
电路图设计/Clock/Clock.done
电路图设计/Clock/Clock.dpf
电路图设计/Clock/Clock.fit.rpt
电路图设计/Clock/Clock.fit.smsg
电路图设计/Clock/Clock.fit.summary
电路图设计/Clock/Clock.flow.rpt
电路图设计/Clock/Clock.map.rpt
电路图设计/Clock/Clock.map.summary
电路图设计/Clock/Clock.pin
电路图设计/Clock/Clock.pof
电路图设计/Clock/Clock.qpf
电路图设计/Clock/Clock.qsf
电路图设计/Clock/Clock.qws
电路图设计/Clock/Clock.sof
电路图设计/Clock/Clock.tan.rpt
电路图设计/Clock/Clock.tan.summary
电路图设计/Clock/db/Clock.(0).cnf.cdb
电路图设计/Clock/db/Clock.(0).cnf.hdb
电路图设计/Clock/db/Clock.(1).cnf.cdb
电路图设计/Clock/db/Clock.(1).cnf.hdb
电路图设计/Clock/db/Clock.(2).cnf.cdb
电路图设计/Clock/db/Clock.(2).cnf.hdb
电路图设计/Clock/db/Clock.(3).cnf.cdb
电路图设计/Clock/db/Clock.(3).cnf.hdb
电路图设计/Clock/db/Clock.(4).cnf.cdb
电路图设计/Clock/db/Clock.(4).cnf.hdb
电路图设计/Clock/db/Clock.(5).cnf.cdb
电路图设计/Clock/db/Clock.(5).cnf.hdb
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电路图设计/Clock/db/Clock.asm.qmsg
电路图设计/Clock/db/Clock.asm_labs.ddb
电路图设计/Clock/db/Clock.cbx.xml
电路图设计/Clock/db/Clock.cmp.cdb
电路图设计/Clock/db/Clock.cmp.hdb
电路图设计/Clock/db/Clock.cmp.kpt
电路图设计/Clock/db/Clock.cmp.logdb
电路图设计/Clock/db/Clock.cmp.rdb
电路图设计/Clock/db/Clock.cmp.tdb
电路图设计/Clock/db/Clock.cmp0.ddb
电路图设计/Clock/db/Clock.dbp
电路图设计/Clock/db/Clock.db_info
电路图设计/Clock/db/Clock.eco.cdb
电路图设计/Clock/db/Clock.fit.qmsg
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电路图设计/Clock/db/Clock.hif
电路图设计/Clock/db/Clock.map.cdb
电路图设计/Clock/db/Clock.map.hdb
电路图设计/Clock/db/Clock.map.logdb
电路图设计/Clock/db/Clock.map.qmsg
电路图设计/Clock/db/Clock.pre_map.cdb
电路图设计/Clock/db/Clock.pre_map.hdb
电路图设计/Clock/db/Clock.psp
电路图设计/Clock/db/Clock.rtlv.hdb
电路图设计/Clock/db/Clock.rtlv_sg.cdb
电路图设计/Clock/db/Clock.rtlv_sg_swap.cdb
电路图设计/Clock/db/Clock.sgdiff.cdb
电路图设计/Clock/db/Clock.sgdiff.hdb
电路图设计/Clock/db/Clock.signalprobe.cdb
电路图设计/Clock/db/Clock.sld_design_entry.sci
电路图设计/Clock/db/Clock.sld_design_entry_dsc.sci
电路图设计/Clock/db/Clock.syn_hier_info
电路图设计/Clock/db/Clock.tan.qmsg
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电路图设计/clock1/clock1.flow.rpt
电路图设计/clock1/clock1.map.rpt
电路图设计/clock1/clock1.map.summary
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电路图设计/clock1/clock1.pof
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电路图设计/clock1/clock1.qws
电路图设计/clock1/clock1.sof
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