搜索资源列表
8-bit_multiplier
- 用ASM原理做二進位8-BIT乘法的乘法器，內附範例的輸入檔。-ASM to do with the principle of binary multiplication of 8-BIT multiplier, the input file containing a sample.
jiafaqi
- EDA条件下乘法器的实现。AHDL语言实现输入显示乘法等功能-EDA under the conditions of the realization of multipliers. AHDL language features such as input showed that multiplication
8-bit-Multiplier
- 一种基于加法器树方法的8为乘法器的VHDL源码，该方法虽然相对占有资源多，但仿真快-VHDLSourceProgramof8-bit-Multiplier
adder17
- 实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。-Adder 17 to achieve the use of a 16-bit CLA, and a one-bit full adder composed of a binary input and binary output of the adder 17, and
chengfa
- 用VerilogHDL的16*16乘法器的设计实现，采用的是移位相乘方法-VerilogHDL with 16* 16 multiplier design using the method of displacement multiplied
Multiplier
- BJ-EPM240V2实验例程以及说明文档实验之五乘法器设计-BJ-EPM240V2 experimental test routines as well as documentation of the five multiplier design
8bit_adder_AND_4x4_Multiplier
- 位加法器的verilog程序与4×4 乘法器的verilog描述-Verilog-bit adder of the procedures and 4 × 4 multiplier verilog descr iption! ! !
multi
- 乘法器的实现，两种方法，调用IPcore及手动编写，基于ISE软件下的VHDL语言实现-Multiplier realization of the two methods, called IPcore and manually prepared, based on the ISE software to achieve the VHDL language
mux4
- 这是个四输入乘法器，还可以进步扩充端口-This is a four-input multiplier, but also the progress of the expansion of port
Common_multiplier_verilog_design
- 上传文件为：常用乘法器verilog设计.rar-Upload files as follows: common multiplier verilog design. Rar
Galois_field_multiplier_verilog_design
- 伽罗华域GF（q）乘法器verilog设计.rar-Galois field GF (q) multiplier verilog design.rar
MSP-TEST44X-Practice-code
- MSP-TEST44X 学习板光盘资料及实验说明 本学习板是按照教育大纲，采纳国内外许多单片机实验仪的优点,保持了传统机的实验 项目，增加了以实用技术为主的许多实验。实验内容涉及到端口，时钟，FLASH 读写，看 门狗，硬件乘法器，TIMER_A_操作，TIMER_A ，ADC&bt&lcd，通讯操作（232，485， SPI），键盘操作(独立按键,行列按键)，LED 显示，LCD 点阵操作，扩展 DATA FLASH 操作， EEPROM 共 1
VHDL
- 8*8乘法器设计 伪随机序列发生器 PS2键盘设计 均为VHDL-8* 8 multiplier design of pseudo-random sequence generator are PS2 keyboard design VHDL
555
- 四位元乘法器(含TPD) 被乘數:SW(3..0) 乘數: SW(7..4) 積: LEDR(7..0)-Multiplier 4 yuan (including TPD) multiplicand: SW (3 .. 0) multiplier: SW (7 .. 4) plot: LEDR (7 .. 0)
FIRfilter_codeanddesigndoc
- 并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-FIR filter
EP1C3_91_MULTI8X8
- 移位相加硬件乘法器设计 程序设计与硬件实验-Add hardware multiplier shift programming and hardware design experiment
two_d_dct_serial
- 二维DCT变换，采用查找表的方法实现算法，分别通过列变换，再通过行变换，通过加法器乘法器以及流水线技术得出更快的结果！-two-dimention DCTtransform,the algorithm was implemented by look up table,via row trasforming and colum trasforming respectively
correlator
- 代码主要说明了乘积检波器的vhdl描述，同时压缩包中还附带的与之相关的rom,mul4*4乘法器的vhdl描述。 用quartus2软件即可打开使用。-Code shows the main detectors of vhdl product descr iptions, at the same time compressed package also comes with associated rom, mul4* 4 multiplier vhdl descr iption. Quart
16_bit
- 采用boot算法的16位乘法器,速度较快，可以试下哈-Boot algorithm using 16-bit multiplier, faster, you can try under the Kazakhstan
VHDL100
- VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数-VHDL