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4multiplier
- 4位乘法器vhdl程序-- DEscr iptION : Signed mulitplier:-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output width : 7-4 multiplier vhdl procedure
Booth_Multiplier
- 布斯乘法器,适用于VHDL语言操作,对于初学者或是深入的人都适宜-Booth Multiplier
GF_Multipe
- 加德罗域乘法器提供了一种新型的乘法器设计模式-Multiplier加德罗domain to provide a new design of the multiplier model
TheDesignofFIRFilterBasedonFPGA
- 从分析FIR 数字滤波器的原理和设计方法入手,主要针对基于FPGA 实现数字滤波器乘法器的算法进行了比较研究,并通过一个8 阶FIR 低通滤波器的具体设计,简要分析比较了几种算法的优越性和缺点,从而充分发掘和利用FPGA 的高速特性。-From the analysis of FIR digital filter design theory and approach, mainly based on the realization of digital filter FPGA multiplie
VHDLmultiplier
- 利用VHDL设计乘法器4乘4 利用VHDL设计乘法器4乘4-VHDL design using 4 × 4 multiplier
65jie
- 串并FIR滤波器设计:并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-String and FIR filter design: parallel FIR filter with a
Muliterfovhdl
- 基于vhdl硬件描述语言的快速乘法器设计-Muilter for vhdl
mult_8b_for
- 本实验使用Verilog语言 通过FOR循环完成8bit乘法器功能，通过ISE仿真测试，可实现综合-Verilog language used in this experiment through the FOR cycle completed 8bit multiplier function, through the ISE simulation tests can be integrated
add_tree
- 本程序为加法树乘法器，计算16位读写地址，应用于LCD CSTN驱动芯片设计的SRAM的读写控制-This procedure for the adder tree multiplier, calculated 16-bit read and write address, used in LCD CSTN driver IC designed to control the SRAM s read and write
userguid-4xx
- MSP430F4XX系列混合信号处理器用户手册，介绍了定时器比较器也硬件乘法器等所有外围模块。-MSP430F4XX series of mixed-signal processor user' s manual, introduced the comparator timer has all the hardware multiplier peripheral module.
cic_bf
- vhdl编写的梳妆滤波器和蝶形运算的算法。蝶形计算通过调用fpga内部的乘法器实现。-dressing prepared vhdl butterfly filters and computing algorithms. Butterfly calculation by calling the multiplier to achieve within the fpga.
systemc
- Systemc实现一个加法器，一个乘法器，一个十选一器，并在testbench内检测其正确性。 适用于systemc入门。-Using Systemc for the realization of a adder, a multiplier, a decimator, and within a testbench for their functionalities . Designed for Systemc or C++ beginner .
chengfaqi
- 本乘法器最大的特点是将乘法器分解为数个加法器，这样节省了大量的逻辑资源-The greatest feature of this multiplier is to break down a number multiplier adder, so that the logic of saving a great deal of resources
learn_rom_99multi
- 基于quartus ii 9.0的99乘法器，用rom表做成的乘法器可以计算9*9的乘法，并在数码管上显示，使用时请按照自己的芯片和引脚设置。-Quartus ii 9.0 based on 99 multiplier, made by rom multiplier table can calculate the multiplication 9* 9, and in the digital control display, according to their own use when the
lunwen
- 潘明海 刘英哲 于维双 (论文) 中文摘要： 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 -Pan Mingha
chengfa
- 用Verilog语言编写的乘法器，程序运行完全可用！-Multipliers with the Verilog language, the program runs completely available!
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
VHDLbasicExampleDEVELOPEMENTsoursE
- 这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用，介绍如下： Chapter3：schematic和vhdl文件夹，分别是数字钟设计的原理图文件和VHDL程序； Chapter4：multiplier文件夹，串并乘法器设计程序（提示：先编译程序包）； Chapter5：sci文件夹，串行通信接口设计程序； Chapter6：watchdog文件夹，看门狗设计程序； Chapter7：taxi文件夹，出租车计价器设计程序； Chapte
liushuixian_mul
- 流水线乘法器的VHDL实现，希望对你会有用！-Pipelined multiplier in VHDL implementation, you will want to use!
suocunqi
- 加法器,是一个全新的加法器，在没有乘法器的原理之下，是很有用的一个软件-if bad