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booth_multiply
- 布斯乘法器，采用verilog语言实现 经过modelsim仿真-Booth multiplier using verilog language through modelsim simulation
Verilog_100exaples
- Verilog的100个经典设计实例，包括交通灯的设计代码，智能时钟的设计代码，各种加法器。乘法器的设计代码-100 classic Verilog design examples, including the traffic light design code, intelligent clock design code, a variety of adder. Multiplier code
sopc430_V1.1
- 1.实现了27条核心指令中的26条，没有实现BCD加法指令。 2.指令周期为6~8个机器周期，返回指令ret除外，需要11个机器周期 3.没有实现中断功能，所以类似定时器这类的外设没有添加，目前添加了乘法器外设，P1和P2端口，且P1和P2端口没有中断功能 4.流水线各个模块是异步工作方式，即前一级模块工作完成，下一级才开始工作。 5.留有外设接口，方便用户添加自定义外设 6.在EP4CE155F29C8器件上运行最高频率为100MHz-
Example8
- 一个基于FPGA的4位流水乘法器的小程序，设置了时钟输入，数据输入，并输出结果。-One of four water-based FPGA multiplier applet, set the clock input, data input and output.
mpy
- 在IAR环境上，验证msp430f5529的硬件乘法器，提供msp430f5529的硬件乘法器的程序示例。-On the IAR environment, verify msp430f5529 hardware multiplier, provides program examples msp430f5529 hardware multiplier.
multi-verilog
- 乘法器。fft。 基2.蝶形运算。旋转因子-Multipliers. fft. Group 2 butterfly. Twiddle factor
Multi_SI
- 用verilog实现的乘法器，可以综合，经过验证。-Implementation multiplication with verilog.
mult-64bit-booth.txt
- 64位booth乘法器，verilog HDL， zip文件，modelsim测试通过-64 booth multiplier, verilog HDL, zip files, modelsim test
FinalDesign
- 实现逻辑门电路的绘制以及运算。并且实现了加法器、减法器、乘法器、比较器等运算-Implementation of logic gate drawing and operation. And implement the adder, subtracter, multiplier, comparator and other operations
mux16
- 基于FPGA的verilog编写的乘法器-FPGA-based multiplier verilog prepared
Multiplier-digital-tube-display
- 乘法器数码管显示，FPGA的verilog代码-Multiplier digital tube display
multiply_verilog
- 几个常用的乘法器的verilog实现，包括普通乘法器，时序乘法器，行波乘法器-Several commonly used multiplier verilog achieve, including ordinary multiplier, multiplier timing, traveling wave multiplier, etc.
Multiplier
- 4位二进制乘法器VHDL语言源文件配有中文解释-4 binary multiplier VHDL language source files with Chinese interpretation
mux
- 利用velilog语言，进行乘法器的设计-velilog language, multiplier design
mux16
- 16*16位的乘法器 ， 包含仿真文件-16* 16-bit multiplier, including simulation files! ! ! ! ! ! ! ! ! !
lxy
- 一个简单形象的八位乘法器，VHDL语言汇编，在QUARTUS II 环境下运行-A simple image of eight multipliers, VHDL language compilation environment running under QUARTUS II
Wallace-chengfaqi
- 对wallace tree的学的代码 大家对乘法器有的认识 对学习帮助很大-Wallace tree learning a 8 bit multiplier is very good code
chengfa
- 本文详细介绍了乘法器的功能和设置，便于读者学习-This paper describes the functions and settings of the multiplier, easy to readers to learn
multiply_8_VHDL
- 由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方 法来实现相乘的VHDL程序代码。包含几个小模块和一个顶层设计文件，运行可用。-an 8 bit multiplier combined with 8 bit adder using a design by way of timing,and it use a way of Itemized shift to implement the multiply.It include some little module and
sss
- 使用Verilog语言编写源代码.调用一些基本的IP核，如DCM模块、DDS模块ChipScope模块、乘法器模块等来实现调制.最后通过编程并利用FPGA板子实现AM、DBS、SSB的调制。-Using Verilog language source code. Invoke some basic IP cores, such as DCM module, DDS module ChipScope modules, multiplier module to achieve modulation.