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multiplier-by-verilog
- verilog写的浮点乘法器（原码一位乘法)-multiplier by verilog
fifo_pipeline_booth_multiplier
- fifo_pipeline_modified_booth_multiplier一个使用FIFO的Booth乘法器，并且使用了流水线描述方式，本程序给予verilog 语言-fifo_pipeline_modified_booth_multiplier, a booth multiplier using pipeline technology in verilog HDL language
pipeline_lut_multiplier
- pipeline_lut_multiplier, 一个使用查找表实现的流水线乘法器，本程序使用verilog HDL language 语言编写-pipeline_lut_multiplier ，a multiplier based on look up tablets ,and it is programing in verilog language
AD9854_Template
- 本系统是基于零中频正交解调原理的简易频率特性测试仪，用于检测被测网络的幅频特性和相频特性。该系统主要包括DDS集成模块，RLC串联谐振电路，乘法器电路，低通滤波器，同相放大器和测量显示模块，其中RLC串联谐振电路作为被测网络。本系统以DDS 集成模块为核心，将其产生的正交扫频信号通过被测网络后，经乘法器得到高频信号；这两个信号经过低通滤波、同相放大后得到符合要求的I、Q直流分量；最后通过单片机进行ADC 采样、数据处理和液晶显示，得到被测网络的幅频特性和相频特性。本系统在算法上的创新之处
VHDL_Multiplier
- 三种 VHDL 实现乘法器的方法，可以用于学习FPGA的时序、组合电路，同时附带了 TestBench 程序-Three kinds of methods to achieve multiplier in VHDL, with TestBench
streamline_div
- 一个资源很省的乘法器,代码为Verilog代码,8位除法器，除法结果在8个时钟后输出.代码也可自行扩展到更大位宽.-A resource is the province of the multiplier, code for Verilog code, 8-bit divider, division results in eight clock output. Code can also extend themselves to greater width.
myfpga
- 这个是经典的FPGA的相关的乘法器，除法器的代码，还有别的可用的资料，都是网络上攒的，并且真的是非常经典-This is a classic of the relevant multiplier divider FPGA code, as well as other available information, are saved on the network, and really is very classic
multiplieranddivider
- 乘法器和除法器的VHDL实现方法,可运行，占用逻辑资源少。-VHDL descritpion about muiltiplier and divider
pipe_mul
- 移位加乘法器的实现；移位加乘法器的流水线结构的实现。代码清晰明了。-multiply verilog RTL；pipelin multiply verilog RTL；good coding stytle
c5
- 加法器、乘法器、除法器、DDS函数信号发生器等FPGA实现-Some signal generator build by FPGA！
multiplier-ROM--FIFO-memory
- 布斯，阵列乘法器，加减交替除法器，以及ROM存储器，FIFO存储器-Booth, array multiplier, divider alternately add and subtract, and ROM memory, FIFO memory
count
- 这是一个类似乘法器的计数器的java小程序，大家一起交流学习。-java application for counter
Proj2_final
- 2 4 8级流水线乘法器 以及 除法器 包括makefile 和 tcl 比较详细-248 stage pipeline multiplier and divider includes more detailed makefile and tcl
booth
- 简易明了的booth算法乘法器，实现4x4的快速乘法计算；-Simple and straightforward booth multiplier algorithm to achieve the 4x4 multiplication
booth_multiplier
- 使用verliog设计实现booth乘法器，通过modelsim仿真验证通过-Use verliog design implementation booth multiplier by simulation by modelsim
booth_multiplier_modify
- 使用verliog改进传统的booth乘法器，通过modelsim仿真验证通过-Use verliog improve the traditional booth multiplier, verified by simulation by modelsim
lut_multiplier
- 使用verliog设计实现LUT查找表乘法器，通过modelsim仿真验证通过-Designed and implemented using the LUT lookup table verliog multipliers, through simulation by modelsim
AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。-Calculator design. Using a field programmable logic d
booth_mult
- 4*4booth乘法器设计，测试模块，已经通过验证，内有注释，有利于理解booth乘法器原理。-4* 4 booth multiplier design, test module has been validated, there are notes, useful in understanding the booth multiplier principle.
ex5_mux
- 乘法器是众多数字系统中的基本模块。 从原理上说它属于组合逻辑范畴；但从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑的范畴。通过这个实验使大家能够掌握利用 FPGA/CPLD 设计乘法器的思想，并且能够将我们设计的乘法器应用到实际工程中。 -The multiplier is the number of a digital system in the basic module. From the principle that it belongs to the combi