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8253clock
- 本实验利用8253做定时器，用定时器输出的脉冲控制8259产生中断 在8259中断处理程序中，对时、分、秒进行计数，在等待中断的循 环中用LED显示时间。 8253用定时器/计数器1，8253片选接CS4，地址为0C000H。8253时钟 源CLK1接分频电路的F/64输出。分频器的Fin接4MHz时钟。8253的 GATE1接VCC。 8259中断INT0接8253的OUT1，片选接CS5，地址为0D000H。 显示电路的KEY/LED CS 接CS0
AutoWashing
- 基于verilog-hdl的洗衣机自动控制电路，经下载仿真测试通过 附带时钟分频器-Verilog-hdl-based automatic control circuit of the washing machine, after download the simulation test
10MHz_frequency_counter
- 10MHz频率计，采用51单片机，22.1184MHz晶振。分频器使用双4位二进制计数器74HC393，数据选择器使用74HC151。-10MHz frequency counter, using 51 Microcontroller, 22.1184MHz crystal. Divider using a dual 4-bit binary counter 74HC393, data selector used 74HC151.
div7
- VERILOG代码 七分频电路设计通用分频器值得一看-DIV7 circle
Nfenping
- 通过硬件描述语言VHDL编写的任意模小于1024的N分频器，思路简单，用计数的原来实现，通过波形仿真的源代码（波形仿真文件）含-Through the descr iption of the written language VHDL hardware mold is less than 1024 arbitrary N prescaler, ideas, with simple, through the original count of simulation code (waveform w
frequency
- 在CPLD和FPGA上采用VHDL语言进行分频器设计，供设计者参考-digital frequency divider design with VHDL
edashiyan
- eda实验，38译码器，7段显示，还有分频器的代码。-eda experiment, 38 decoders, 7-segment display, as well as crossovers code.
divtest
- VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
clk_div
- ＦＰＧＡ Ｖｒｉｌｏｇ ＨＤＬ 分频器 输入３３ＭＨＺ ，输出１ＫＨＺ－５０ＨＺ-FPGA Vrilog HDL divider input 33MHZ, output 1KHZ-50HZ
songer
- 根据给出的乘法器逻辑原理图及其各模块的VHDL描述，学习利用数控分频器设计硬件乐曲演奏电路-According to the logic given multiplier module schematic and its VHDL descr iption, learning to use the numerical design of the hardware musical performances divider circuit
frequencydivider
- 计数器和分频器的PDF资料，供大家参考哈。希望对大家有用-Counter and frequency divider of the PDF information for your reference ha. Want to be useful to everyone
1985513twice_freqencey
- 分频器，有关于分频的设计分频器，有关于分频的设计，分频器，有关于分频的设计-分频器，有关于分频的设计
music_disply
- 音乐播放器 中的数控分频器 后续还需要添加一个分频的电路-Music player in the follow-up of NC divider also need to add a sub-frequency circuit
259N-tcc
- EM78P259定时器的使用,写控制寄存器（CONTW）设置预除数、预分频器分配位、TCC 信号源。-EM78P259N R-function IR feature may be used to achieve the CONTROL REGISTER
frequency_divider
- 分频器的编程思路为：32MHZ经过第1次分频变成1KHZ，再经过第2次分频变成100HZ，分别输出两次分频结果。-Divider of programming ideas for: 32MHZ after the first band to become a sub-sub-1KHZ, and then after the 2nd sub-band into a 100HZ, respectively, the results of the output frequency of the two
example1
- div 分频器 自己用vhdl语言写的 比较简单-div vhdl design
9600divider
- 任意分频器,可以实现FPGA的CLK分频功能，已通过编译-Arbitrary frequency divider can be achieved FPGA-CLK sub-band capabilities, has passed the compilation
uart
- RS232控制分频,实现占空比和频率可以控制的分频器-verilog RS232
fen_pin
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 -fen pin
C51_devider
- 用C51单片机实现分频，从外部输入一个分频系数，然后分频器的分频值会做相应的改变。-C51 Microcontroller with the divider from the external input a sub-frequency coefficients, and then the sub-frequency divider value changes accordingly.