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Microsoft
- 基于VHDL的分频器设计，这是源码希望对大家有用。
fenping
- FPGA里面的分频器相关资料
clk_2div
- vhdl语言编写的2分频器代码，简单易懂
ClkDiv_2p5
- 2.5分频器。算是小数分频的一个例子。我们以前做实验的时候用来写实验报告滴~还有好多呢，慢慢上传吧~
div_js
- 技术分频器。把时钟分为奇数个，好像我做出来是个通用的。
asdf
- EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
js
- 计数,定时器应用.拨码开关一次只选一个..393作分频器用
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
freqdivfinal
- 用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
fenpin
- 利用verilog语言，设计分频器，很不错的参考资料
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
E1_DCR
- 2MHz的数据时钟恢复电路，包括鉴相器、分频器及滤波器
52_divider
- 一个可实现多倍（次）分频器VHDL源代码设计
divide
- 一个基于CPLD/FPGA的半整数分频器的设计的文档资料
fenpin
- 好的分频器设计程序，有三个，二分频，八分频随便改，比较实用
cnt4
- 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
数字钟的设计
- 数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。-digital timer usually are oscillator, dividers, decoder and display several parts. Which oscillator and divider standard component signal generator s
D53
- 编程将8253计数器0，计数器1的工作方式设定为方式2，用作分频器，定时器2工作在方式3，方波；定时器0的输出作为定时器1的输入，定时器1的输出作为定时器2的输入，定时器2的输出接在LED上，运行后可观察到该LED灯在不停的闪烁。
ADC
- 、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法 2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现） 则单片机就能够及时地把该模拟量进行模/数转换，并用LED显示出来，我们可以看到转换结果 会随模拟量的变化而变化，从而以让我们了解片内ADC模块的工作情况。 3、本例的软件设计思路：利用单片机片内硬件资源TMR0和预分频器，为ADC提供定时启动信号。但是 没有利用其中断功能，而是采用了软件查询方式，转换结果采用了右