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fq_div
- 一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试-Achieve an arbitrary integer divider of the VHDL source code, has been testing
n_evendivider
- 标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (-Labels: Verilog divider divider N odd times. (Verilog) N_odd_divider.v/Verilog module N_odd_divider (
division
- 分别用分频比交错法及累加器分频法完成非整数分频器设计。-Points were staggered method and frequency than the frequency accumulator law to complete the design of non-integer divider.
integerdivider
- 一个任意整数分频程序,采用VHDL语言编写，编译通过-An arbitrary integer frequency procedure for the VHDL language, the compiler through
fdiv
- 基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码-NC-based prescaler Quartus II project design, implementation of the clock signal of arbitrary frequency band, including the project files and VHDL source code
time_div
- IP 分频器 可以通过输入参数而自动调整分频数-IP divider input parameters can be automatically adjusted at the frequency
fp_forFPGA
- 用于FPGA的Ｎ＋０.５分频代码，可以用来进行非整数分频！-N+0.5 for FPGA-frequency code, can be used for non-integer frequency!
DVF
- 数控分频器的设计数控分频器 端口定义： CLK：时钟输入 D[7..0]：预置数据 Fout：分频输出 说明： D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低， -NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
ab
- 能实现2分之1分频器，4分之1分频器，8分之1分频器等功能-To achieve half divider, prescaler fourth, eighth divider functions
ghzfchsa
- 数控分频器，可实现50m以内任意整数分频-NC divider can be realized within 50m of arbitrary integer frequency
VHDL
- 用VHDL写的代码，实现任意整数分频，自己只要修改分频参数即可。希望对大家有用-Written in VHDL code used to achieve arbitrary integer frequency, their frequency as long as the modified parameter. We hope to be useful
bxfsq
- 用VHDL代码实现的0-40000任意分频,具体分频数可以自己参考进行修改.并用matlab写好各种波形图的MIF文件,然后实现FPGA的一个多功能波形生成器! (平时的课程设计)-Achieved using VHDL code 0-40000 arbitrary frequency, the specific sub-frequency reference can be modified. Matlab written by a variety of waveforms of MIF fil
ryfp
- 任意分频,可以自动生成Hdl代码，图形界面操作简单，功能独特-Arbitrary frequency can be automatically generated Hdl code, graphical interface is simple, unique features
FPQ
- 基于FPGA的数控分频器，可以吧一个时钟信号分成不同频率的时钟信号。-FPGA-based digital frequency divider, a clock signal can now be divided into different frequency clock signals.
Half
- 半整数分频，可以分出x.5的频率，大家请自行研究其他频率。-Half-integer frequency, the frequency may be distinguished x.5, we requested to look into other frequencies.
quartus-work
- 基于FPGA的VERILOG的分频器的设计，10分频设计的源代码和设计思路-Based od FPGA
fenpinji
- 设计了一种分频器，能够将所给的频率分成较小的频率。可以适当修改其中的参数，使频率达到设计者要求-The design of a prescaler, which can be divided into smaller frequency to frequency. Appropriate changes to the parameters, so that the frequency of the designer to achieve the requirements
VHDL_100_1
- 第43例 四位移位寄存器 第44例 寄存／计数器 第45例 顺序过程调用 第46例 VHDL中generic缺省值的使用 第47例 无输入元件的模拟 第48例 测试激励向量的编写 第49例 delta延迟例释 第50例 惯性延迟分析 第51例 传输延迟驱动优先 第52例 多倍（次）分频器 第53例 三位计数器与测试平台 第54例 分秒计数显示器的行为描述6 第55例 地址计数器 第56例 指令预读计数器 第57例 加.c减.c乘指令的
int_div
- 基于fpga的任意频率的可计数分频器（奇偶数皆可）-frequency divide
verilogfenpinqi
- verilog分频器代码 分为偶数倍分频和奇数倍分频两个verilog源文件 附带一个说明文档-divider verilog code for multiple sub-divided into even and odd frequency divider several times with a two verilog source files documentation