搜索资源列表
使用VHDL进行分频器设计
- 详细介绍了利用vhdl实现小数整数分数及不通占空比分频的方法
基于一阶差分传声器阵列频域LMS语音增强算法
- 介绍双传声器用一阶差分法进行频域LMS语音增强。
fq_div
- pll 的64倍频 锁相环技术用 实现倍频 从而达到对频率的分频-pll 64 multiplier PLL multiplier used to achieve so as to achieve the sub-band of frequencies
Fredevider_n
- 任意N偶数倍频率分频器VHDL语言，编译器MAX_PLUS2-Any even multiple of the frequency divider N VHDL language, compiler MAX_PLUS2
3fp
- 奇数分频和倍频(只需修改参数就可以实现较难得基数分频和倍频)-Odd frequency and frequency-doubling (just modify the parameters can be achieved relatively rare sub-base frequency and octave)
frequence_div
- 三分频程序,对输入的时钟信号进行分频，在此基础上可以进行倍频和分频的转化。-frequence divice
measure_frequency_and_cycle_with_89C51_Microproces
- 用51单片机的定时器和外部中断分别实现对方波信号的高频测频和低频测周，同时将测量结果显示在LED数码管上，如果加外围加分频模块，可实现很高的精度和很高的频率测量范围-With 51 single-chip timer and external interrupt signals, respectively, to achieve the other side of the high frequency wave frequency and low frequency measurement we
xinhao111
- 能够产生正弦波、方波、三角波。同时还可以作为频率计测频率。函数信号的产生由MAX038和外围电路完成，能产生1Hz—20MHz的波形。波形选择由单片机完成。输出或输入频率经74HC390分频后，由单片机完成自动频率检测显示-Capable of producing sine, square, triangle wave. At the same time can also be measured as a frequency meter frequency. Function signal ge
PitchExtractingNewMethodforMixedSpeechesBasedonMul
- 基于分频带自相关函数的混叠语音基频分离提取新算法 -Based on the sub-band auto-correlation function of the fundamental frequency of voice-alias A New Algorithm for Extraction
CLOK
- 时钟分频。使用原有高频信号，将其10倍频，得到可用于八段数码管显示的扫描信号-Clock frequency. The use of the original high-frequency signal, frequency-doubling of its 10, the eight can be used to display the scanned digital signal
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, although most of the designs in
clkdiv
- 初学者一个比较容易入门的FPGA verilog 二分频实验。-Relatively easy for beginners to get into a FPGA verilog two-way experiment.
dif
- FPGA设计中，实现基准时钟的分频模块，该模块是将外围电路中所提供的50MHZ将其分频，对时钟模块作用后产生一秒一秒的时钟信号，另外对显示模块的计数器提供时钟实现显示模块的扫描功能。(The design of FPGA, the reference clock frequency module, this module is provided in the peripheral circuit of the 50MHZ frequency, the clock module generates
fp
- 通过quartus2软件使用VHDL语言将输入频率分频的程序(divide the frequency)
新建 WinRAR 压缩文件
- 将一个1Mhz的信号分频成100khz、10khz、1khz、100hz。实验要求每相差十倍频率就有脉冲输出，推荐采用十进制计数器对信号进行分频，即判断输入信号上升沿或下降沿的个数，每计满5个即让输出信号电平翻转，以此实现10分频。(Divide a 1Mhz signal into 100kHz, 10kHz, 1kHz and 100Hz. The experiment requires that every ten times the frequency of the difference
分频实现
- 用verilog实现分频模块。。。。。。。。。。。。。。。。。。。。。。。。。。。。
分频
- 最简单的分频设计，包含quartus2和ise两种
分频器的modelsim仿真
- 这是分频器的modelsim仿真文件源代码，这是分频器的modelsim仿真文件源代码，这是分频器的modelsim仿真文件源代码
vhdl分频器（参数可选）
- 用vhdl语言写的分频器，更改几个参数就可实现任意频率分频。
分频器
- 包括奇数分频和偶数分频的verilog和仿真文件代码