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seg
- 六位十六位进制数可逆循环计数器、七段译码器设计，完全有VHDL语言设计，生成SYM文件后，设计top.gdf文件，赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
S7-200biancheng
- 模拟电位器 H–2 H.2 怎样使用高速计数器 H–6 H.3 自由通信口模式的简单应用 H–10 H.4 处理脉宽调制 H–13 H.5 可逆电动机起动器电路――适用于改变三相交流感应电动机旋转方向 H–16 H.6 步执行顺序（事件鼓定时器） H–19 H.7 S7-200用自由通信口模式和并行打印机连接 H–23 H.8 通过自由通信口模式接受条形码阅读器的信息 H–27 H.9 集成脉冲输出通
s7-200bcc
- 模拟电位器 H–2 H.2 怎样使用高速计数器 H–6 H.3 自由通信口模式的简单应用 H–10 H.4 处理脉宽调制 H–13 H.5 可逆电动机起动器电路――适用于改变三相交流感应电动机旋转方向 H–16 H.6 步执行顺序（事件鼓定时器） H–19 H.7 S7-200用自由通信口模式和并行打印机连接 H–23 H.8 通过自由通信口模式接受条形码阅读器的信息 H–27 H.9 集成脉冲输出通
count_60
- 计数器，实现1到60的可逆加减法计数，还有异步清零，异步置数功能-Counter, realize the 1 to 60 reversible addition and subtraction count，And asynchronous reset, asynchronous buy several functions
counter
- 用vhdl语言，在QuartusII下，时序逻辑电路设计（带置位的异步可逆（加1或减1）6进制计数器）-With vhdl language, in QuartusII under sequential logic circuit design (set asynchronous reversible (plus or minus) hexa counter)
lqz3
- 这个程序是带置位的同步可逆（加1或减1）5进制计数器-This procedure is reversible with synchronous set (plus one or minus one) 5 binary counter
cPP
- 设计一个带计数使能、异步复位、异步装载、可逆计数的通用计数器。计数结果由七段数码管显示-Designed with a count enable, asynchronous reset, asynchronous loading, reversible counting universal counter. Counting results from the seven-segment LED display
kn_cnt16.v
- 可逆的异步计数器-Reversible asynchronous counter! ! ! ! ! ! ! ! ! ! ! ! !