搜索资源列表
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the underlying source code, a simple C
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
add4
- 四位加法器verilog源代码，经过modelsim仿真验证正确，用ISE7.1i以上版本打开工程文件。-Four adder verilog source code, right after the modelsim simulation with ISE7.1i later open the project file.
multiply
- 四位加法器的VHDL代码，实现四位加法器FPGA实现。-Four adder VHDL code to achieve the four adder FPGA.
count4
- 四位加法器的Verilog实现，可以实现综合工具对其综合-Four adder Verilog implementation of their comprehensive synthesis tool can
adder4_1
- 基于VHDL的四位加法器，运行环境quartus-VHDL-based four adder, operating environment quartusII
4bit_adder
- hspice网表文件 四位加法器 .13工艺-hspice
four-adder-design
- 可编程逻辑设计-用VHDL语言进行四位加法器的设计-Programmable logic design _ four adder design
adder4.rar
- 四位加法器 数码管显示 组合电路 verilog,adder4 smg display combitional circuit verilog
UDP
- 这是用Verilog HDL编写的程序 利用UDP方法实现四位加法器-This is written in Verilog HDL programs Use UDP method four adder
SY3
- 西南交通大学计算机组成原理实验三 四位加法器设计-Southwest Jiaotong University computer composition principle experiment thirty-four adder design
adder4bit
- VHDL设计的四位加法器器，仿真测试正确，可以使用。-VHDL design of four adders, a simulation test correctly, you can use
4weijianfaqi_verilog
- 四位加法器的verilog实现，用VHDL语言，附tb.v。-Verilog achieve four adder, using VHDL language, with tb.v.
adder_4
- 四位加法器的三种实现方法，包括行为级描述、行波进位加法器、超前进位加法器-Three of four adder implementations, including behavioral descr iptions, ripple carry adder, look-ahead adder
EDA
- EDA小程序，用VHDL语言设计七人表决器，四位加法器。-EDA small program design using VHDL seven people voting, four adder.
fast-carry-adder-4d
- VHDL实现的快速四位加法器，就是这样，嗯，适合入门-VHDL achieve rapid four adders, exactly, ah, suitable for entry
y210
- 三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)
adder8
- 基于vhdl的八位加法器，以两个四位加法器为基础(Eight bit adder of VHDL)
adder_4bits
- 实现四位先行加法器的功能以及测试代码，其中adder_4bits.v为模块代码，adder_4bits—_tb.v为测试代码。还附加 部分其他加法器测试代码(Implement the function of four bit first adder and test code)
alu
- 实现了四位快速加法器，并在此基础上实现了16位和32为快速加法器(Based on the implementation of four bit fast adder, 16 bit and 32-bit fast adders are realized)