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dsdad
- 关于bcd码加法器 第一个是一位的 通过了 第二个是四位的没通过?赜赽cd码加法器 第一个是一位的 通过了 第二个是四位的没通过-on bcd yards Adder is a section through one of the second of four is not the adoption of codes increases bcd instruments used in a section of the passage of a second four is not the ado
VHDL_Development_Board_Sources
- 这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟.-which I have recently bought a CPLD Development Board VHDL source code accompanied the development
Verilog_Development_Board_Sources
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
multi4
- fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器-fulladder.vhd a full adder adder.vhd four full adder mult i4.vhd four parallel multiplier
4_Adder_Unique
- Quartus2实现的四位进制并行加法器 用VHDL语言实现
bingxingjiafa
- 用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
adder8b.rar
- 用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。,VHDL language
adder
- 运用VHDL语言实现四位超前进位加法器。-VHDL language using the four CLA.
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
alu
- 实现五位加法器功能，还有ALU的程序模块！同时有四位全加器的功能模块！-Adder to achieve five functions, as well as program modules ALU! At the same time there are four full-adder modules!
four-bit-mul
- 用加法器乘法树实现四位乘法器。绝对可以实现，大家不妨下来-Achieved with the four adder tree multiplier multiplication
verilog
- Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
Fast-adder-design-using-verilog
- 用Verilog设计各种快速加法器（四位先行进位加法器、选择进位加法器、流水线加法器）-Verilog design all kinds of fast adder (four first adder, select adder pipelined adder)
four-lookahead-adder
- verilog_HDL-四位超前进位加法器,学习资料，可以方便的用-verilog_HDL-four lookahead adder, learning materials, you can easily use
32bit_add
- 32位进位选择加法器 用四位先行进位加法器扩展成32位二进制加法器-32 carry select adder Used four carry-lookahead adder extended to 32-bit binary adder
LAB3_1
- 一个八位加法器，利用四个全加器组成，并兼有溢出提示功能-An eight adder using four full adder composed, and both spill prompts
4weichaoqianjinweiqi_verilog
- 四位超前进位加法器的verilog实现。用VHDL语言，附加检验tb.v-Four lookahead adder verilog implementation. VHDL language, additional testing tb.v
4weizhucijinweijiafaqi_verilog
- 四位逐次进位加法器的verilog实现。附tb.v文件。单片机开发，数字逻辑与处理器基础实验-Four successive carry adder verilog implementation. Tb.v attached file. SCM development, digital logic and processor basic experiment
verilog add4
- 分两部分，基于verilog的四位和八位加法器设计，用synopsys的VCS仿真工具进行功能仿真，掌握基本的makefile编写以及linux操作。(Divided into two parts, four and eight adder based on verilog design, function simulation with synopsys VCS simulation tools, master the basic makefile writing and Linux.)