搜索资源列表
uart_VHDL
- uart的vhdl实现代码 分模块设计和状态机设计 不错的，用它没错-UART achieve the VHDL code modular design and state machine design good, the right to use it
zzcl_vhdl
- VHDL编写的八位9值信号的中值输出方法，特点是不采用流水或状态机设计，因此速度较快-VHDL prepared by eight of the nine value signal output value method, which is characterized by not using water or state machine design, therefore faster
112345
- 一篇经典状态机设计的资料，希望对大家有用-a classic state machine design information and useful for all
VHDL
- 基才VHDL状态机设计的智能交通控制灯 设计 有需要的可以看一下-only VHDL-based state machine design and intelligent traffic control lights need to design can look at the
VHDL
- 基才VHDL状态机设计的智能交通控制灯 有需要的可以看一下-only VHDL-based state machine design and intelligent traffic control lights need to see what
moore
- Moore型状态机设计,基于VHDL.能够根据微处理器的读写周期,分别对应存储器输出写使能WE和读使能OE信号.
miniuart
- vhdl实现miniUART代码 分模块设计和状态机设计,内核超级小
verilog_shili
- 计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）
Mars
- 利用有限状态机设计的一个windows下的简易火星鼠游戏~通过此代码，可以研究一下状态机的机理
MOORE
- 状态机设计，用VHDL进行MOORE型状态机的设计。原程序以及波形图
MEALY
- 状态机设计，用VHDL进行MEALY型状态机的设计。由于两个程序本身有延时现象，本实验进行了改进。
FSMGenerator10b7_win
- 状态机设计源代码-state machine design source code
StateCAD独立运行版
- 状态机设计工具，ISE11以后都没有集成了。这个版本可独立运行，不需要ISE
liuVHDL.rar
- 一种基于状态机设计的串并行转换电路，将LTC1196(ADC)的串行输出数据转换成并行数据的转换电路， ADC的时钟由转换电路提供，,Design a state machine based on parallel conversion circuit of the series will be LTC1196 (ADC) output of the serial data into parallel data conversion circuit, ADC clock provided by
code.rar
- 使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码,The use of state machines to design a sequence detector 5. From a string of binary code to detect a preset binary code of 5
aloha
- 关于运用Opnet软件进行aloha状态机设计及编程的视频教学 -Opnet software on the application of aloha state machine design and programming of video teaching
fsm
- 有限状态机工作原理、设计方法、步骤等精要说明-Finite state machine working principle, design method, such as Essentials of steps to explain
state-machine-design
- 状态机设计的苦干个不错的例子，ＶＨＤＬ语言编写，相信会对verilog的学习者有帮助-State machine design a good example of hard work, VHDL language.Ｉthink it will help verilog learners
bujindianji
- 利用FPGA,VHDL语言的状态机设计步进电机驱动。-FPGA, VHDL language state machine design stepper motor driver. . .
10010
- Verilog状态机设计-10010序列检测器-Verilog state machine design-10010 Sequence Detector