搜索资源列表
si4133-datasheet
- 该Si4133是一个单片集成电路，既执行IF和双频 RF合成为无线通信应用。在Si4133 包括三个和VCO，环路滤波器，参考和VCO分频器，相位 探测器。除法和可编程掉电设置与threewire 串行接口。-The Si4133 is a monolithic integrated circuit, both the implementation of the IF and dual-band RF synthesis for wireless comm
ModifyInstruction
- 数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个17 位可编程(可变模数) 可逆 计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversible counter, counting range is s
QPSKdigitalreceiver
- QPSK全数字接收机PDF，详细介绍了QPSK全数字接收机的构成，环路滤波器、内插器、Gardner定时恢复等部分的详细设计-QPSK digital receiver PDF, details of the composition of QPSK digital receiver, loop filter, interpolator, Gardner Timing Recovery and other parts of the detailed design
AGC
- 在实际系统中，由于发端功率和信道增益的变化会引起接收到的信号幅度的变化，这种变化是设计者所不希望的，因此，有必要对信号幅度进行自动增益控制(AGC)。另外，在解调器内部所有同步完成之后，如果解调输出为软输出，则需要对输出信号进行定标，以使较少的位数能够全面地反映解调数据的信息，这被称为定标AGC。AGC的实现原理大同小异，一般都是将信号幅度(能量)与固定门限比较，高于或低于门限的信息被送到调整环路滤波器，滤波器的输出用于控制可控增益放大器，或者是数字增益调整。-AGC
digital_pll
- 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。-Conventional digital PLL system is to have a low-pass characteristics by using the loop filter to o
TheStudyofSimulationforTracingSatelliteDopplerShif
- 。利用理想二阶锁相环构造了三阶 环，对其捕获带宽、时间响应特性、稳定性和误差响应特性进行了仿真研究，分析了三阶环的参数选择 原则和跟踪卫星多普勒频偏的能力，并给出了环路滤波器的数字实现框图-. Ideal second-order phase-locked loop constructed using the third-order loop, its capture bandwidth, time response, stability and response characteris
84f704a6df6c
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。-MC145159 PLL frequency synthesizer design and realization of PLL frequency synthesizer the basic principles of integrated PLL chip M C 145159 work characteristic
DPLL
- 数字锁相环频率合成器的设计,鉴相器、环路滤波器、数控振荡器、反馈分频器-Digital PLL frequency synthesizer, phase detector, loop filter, NCO, feedback divider
Costas-matlab
- 针对扩频系统的载波同步, 研究了数字Costas 环的设计和实现方法。介绍了数字Costas 环的结构、实现 载波同步的基本方法。以二阶环为例, 分析了数字锁相环的环路滤波器的参数设计方法, 为数字Costas 环的设计提 供了参考。提出了在高速信号处理板( 以FPGA 和DSP 为基础) 中数字Costas 环的实现方案, 经工程验证, 能够实现 载波同步, 解调出所需信号。-Design and Implementation of Digital Costas-loop
IIR
- 环路滤波器的FPGA实现，使用VERILOG语言，ISE13.2编译环境-The loop filter FPGA realizing, use VERILOG language, ISE13.2 compile environment
main_bitloop
- 位同步程序，本程序通过早迟门的结果，通过相位误差鉴别器和环路滤波器和DCO，来达到位同步。-Bit synchronization program, this program, the results of the early-late gate phase error discriminator and loop filter and DCO to achieve bit synchronization.
cycle_fil_qy120515
- 关于有源环路滤波器的设计程序，最后生成了波特图。-Active loop filter design process, and finally generate the Bode plots.
my_apll_calcoeff
- 在设计锁相环时，二阶环路滤波器的系数设计极为重要，本程序可以用于FPGA设计锁相环时计算所需的参数。-It is important to calculate a tow order loop filter,when designing a phase locked loop.This program can be used in designing a phase locked loop based FPGA or DSP directly.
count_zj
- 基于FPGA的数字锁相环中环路滤波器的设计-FPGA digital PLL loop filter design
fll
- 本论文详细介绍了锁频环中的二阶环路滤波器的设计，以及进行了相应的仿真。-Of this thesis describes a second-order loop filter design in the frequency-locked loop, and the corresponding simulation.
dpll1600e
- 数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
my_QPSKmod_201107
- qpsk解调与调制 包括滤波器 环路滤波器等多个过程内容-carrier frequency for modulation and demodulation
ComputeLoopPara_AFC
- 计算AFC环路的环路滤波器参数c1/c2。鉴频辅助的costas环。-Calculating the AFC loop, the loop filter parameters C1/C2. The frequency discriminator auxiliary costas loop.
DCO_ST
- 单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
DPLL_TEST
- 单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator