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trueif
- 一个超前进位加法器（及其testbench) .v文件
Adnence_add8
- VHDL实现的超前进位加法器-the VHDL-ahead Adder
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
adder
- 运用VHDL语言实现四位超前进位加法器。-VHDL language using the four CLA.
4
- Verilog写的 8 位超前进位加法器-Verilog write 8-bit CLA
FIR
- 用verilog设计的FIR滤波器。滤波器需要很快的处理速度，所以采用了wallace树算法，超前进位加法器-The FIR filter is designed with verilog. To improve the process speed, wallace tree and fast-carrylook-aheadarithmetic were used.
jiafaqi
- Verilog 16位超前进位加法器源码-Verilog 16 bit CLA source
add
- 模块采用8 位超前进位加法器实现快速加法运算-Modules use 8-bit adder cascaded fast addition operation
add32
- 一个32位超前进位加法器 不一样的算法 简单实用-An 32-bit look-ahead adder not the same as the algorithm
8jiafaqi
- 利用此程序可以实现8位超前进位加法器的功能-This program can be used 8-bit look-ahead adder function
4-ahead_Adder
- 用Verilog HDL语言实现超前进位加法器的逻辑功能,通过ModelSim软件对4位超前进位加法器设计的仿真.-With the Verilog HDL language-ahead adder logic functions, by ModelSim software 4-ahead adder design simulation.
32bitcarrylookaheadadder
- 32位超前进位加法器的源代码和testbench-32 bit carry look ahead adder and its testbench
cla16
- 16位超前进位加法器的源代码，整个工程文件都有，是在ISE10.1下建立的，可以帮助理解超前进位原理（对了，是Verilog的，因为上面没看到只好选VHDL了）-16-bit look-ahead adder the source code files have the whole project was established under the ISE10.1 to help understand the lookahead principle (By the way, is the Ver
Mul16
- 16位高速乘法器,采用booth编码，华莱士压缩，超前进位加法器求和完成-16-bits Multiplier
Lookahead-adder
- 超前进位加法器，可以实现提前实现进位，加速算法。-Lookahead adder
adder4_head
- 4位二进制并行加法器。现在普遍使用的并行加法器是超前进位加法器，在几个全加器的基础上增加了一个超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。-Four binary parallel adder. Now commonly used parallel adder is advanced in several adder, carries on the basis of QuanJia device adds an advanced form logic, to reduce car
adder-VerilogHDL
- 各种加法器的VerilogHDL语言编写的包括普通加法器，串行进位加法器，超前进位加法器等-Adder VerilogHDL various languages, including ordinary adder, serial carry adder, CLA, etc.
cla20_n
- Verilog 20 bit的累加器 采用流水香设计，用5级4bit的超前进位加法器-Verilog 20 bit accumulator using water in Hong design, with five 4bit the look-ahead adder
add16_32
- 十六位加法器，超前进位加法器，总共三十二位。 -Sixteen adder, look-ahead adder, a total of Thirty.
verilogfile
- 16位加法器，4位1组的超前进位加法器单独作为1个模块。-16-bit adder.