文件名称:verilogfile
-
所属分类：
- 标签属性：
- 上传时间：2012-11-16
-
文件大小：23.6kb
-
已下载：0次
-
提 供 者：
-
相关连接：无下载说明：别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容来自于网络，使用问题请自行百度
16位加法器，4位1组的超前进位加法器单独作为1个模块。-16-bit adder.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
verilogfile/adder16_cla.v
verilogfile/adder16_cla_net.v
verilogfile/adder4_cla.v
verilogfile/all_constrain.con
verilogfile/all_violators.rpt
verilogfile/area_report.rpt
verilogfile/sim.log
verilogfile/smic18.v
verilogfile/tb_adder16_cla.v
verilogfile/timing_report.rpt
verilogfile/transcript
verilogfile
verilogfile/adder16_cla_net.v
verilogfile/adder4_cla.v
verilogfile/all_constrain.con
verilogfile/all_violators.rpt
verilogfile/area_report.rpt
verilogfile/sim.log
verilogfile/smic18.v
verilogfile/tb_adder16_cla.v
verilogfile/timing_report.rpt
verilogfile/transcript
verilogfile
1999-2046 搜珍网 All Rights Reserved.
本站作为网络服务提供者，仅为网络服务对象提供信息存储空间，仅对用户上载内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。