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display-number-C51
- 51的数码管显示代码，从0到F每隔1秒变换一次，通过锁存器控制数码管-display C51
gundong
- 7x30点阵时钟，51实现的电子钟，点阵显示，使用锁存器，时钟芯片，初学者参考。-7x30 piont led display clock by 51 muc
74HC573
- 74HC573八进制3 态非反转透明锁存器-74 HC573 octal 3 states the reverse transparent latches
protuse
- 六位共阴数码管的protuse仿真电路设计 （带有锁存器）-Six of the protuse simulation of Yin digital circuit design (with latches)
74HC
- 74HC锁存器C51源程序,这是一个简单的例程-74HC latch C51 source, this is a simple routine
VHDLBasicExperimentSJTU
- 上海交大几个基础VHDL 实验的代码,包括分频器，计数器，七段计数器，状态机，锁存器等-Shanghai Jiaotong University and a few experiments of basic VHDL code, including the frequency divider, timer, seven segment counter, state machines, latches, etc.
DDPP
- 数字设计原理与实践，英文版,是一本数字逻辑电路方面的书籍，使用Verilog VHDL语言进行开发，并且专门有一张是来讲解如何进行开发的，一般的锁存器、寄存器之类的基础性的原理都有-Digital Design Principles and Practices
shumaguandongtaixianshi
- 数码管动态显示 四位八段共阴数码管 利用锁存器 数组 实现-Digital dynamic display
1602
- 锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。-Latches (Latch) is a pulse level sensitive storage unit circuit, they can be in specific input pulse level under the role of change state. Lock to save, the signal is temporary in
HT1621--LCD
- 你要驱动的LCD 3COM 6SEG 要用驱动IC 或 锁存器 下面是HT1621驱动程序，用电阻分压和锁存器成本低点，驱动芯片占用I/O口少-You have to drive LCD 3 COM 6 SEG with driver IC or latches Below is HT1621 driver, with resistance points pressure and latches cost low, drive chip takes up the I/O mo
adc0804
- adc0804ADC0804: ADC0804是8位全MOS中速A/D 转换器、它是逐次逼近式A/D 转换器，片内有三态数据输出锁存器，可以和单片机直接接口。单通道输入,转换时间大约为100us。ADC0804 转换时序是：当CS＝0 许可进行A/D 转换。WR由低到高时，A/D开始转换，一次转换一共需要66－73 个时钟周期。CS与WR同时有效时启动A/D转换，转换结束产生INTR 信号（低电平有效），可供查询或者中断信号。在CS和RD 的控制下可以读取数据结果。本实验没有使用INTR信-ad
latches-
- 锁存器，FPGA实验alter DE2开发板自带光盘的案例教程编程解析-Latch, FPGA experimental alter the DE2 development board comes with the CD case tutorial programming resolution
550vvhdll0
- 50个VHDL常用的模块，包含计数器器，译码器，编码器，锁存器等等，可供参考 -50 VHDL commonly used modules, including the counter, decoder, encoder, latches and more is available for reference
SR_latch
- SR锁存器的verilog程序实现-SR latch verilog program
verilog
- verilog HDL 入门学习的源代码。 包括双向语法，计数器，状态机，锁存器，uart等-Introduction to learning verilog HDL source code. Including two-way grammar, counters, state machines, latches, uart, etc.
10.LED
- 采用并行控制、动态显示方式：TMS320F28335 DSP数据线控制显示数据，通过74HC374对数据进行锁存；数码管公共端由另一片74HC374输出作为片选，分时控制数码管，达到动态显示的目的。74HC374控制信号由CPLD（xc95144xl）和GAL（一个PLD芯片）译码输出。并通过头文件（xdata.h）和修改CMD文件定义各个74HC374的地址为一个结构体，其中，“*Ex_smgc = (Uint16 *)0x206000 ”的高4位对应于4个数码管使能的锁存器地址。 “*E
11.LCD
- 实验采用TMS320F28335数据线控制，将数据与控制信号分时存于锁存器中。其中，“*Ex_lcdc = (Uint16 *)0x20c000 ”对应于液晶显示器件使能的锁存器地址。 “*Ex_lcd = (Uint16 *)0x204000 ”对应于给液晶显示器送数据的锁存器地址。 -TMS320F28335 control LCD sign different word and logic.
VHDL
- 电路主要由七个模块组成：时钟产生模块用于产生1KHz的扫描时钟和1Hz的时钟；二分频模块用于对1Hz的时钟信号二分频；测量/校验选择模块用于功能选择；计数模块用于对输入的cp信号计数；送存选择、报警电路根据选择的量程送存信号并显示单位，在超出所选量程时报警；锁存器锁存要显示的结果；扫描显示模块在1KHz的扫描时钟下，依次扫描三个数码管，并显示结果。-The circuit consists of seven main modules: clock generation module is use
li
- 动态显示的特点是将所有位数码管的段选线并联在一起，由位选线控制是哪一位数码管有效。这样一来，就没有必要每一位数码管配一个锁存器，从而大大地简化了硬件电路。选亮数码管采用动态扫描显示。所谓动态扫描显示即轮流向各位数码管送出字形码和相应的位选，利用发光管的余辉和人眼视觉暂留作用，使人的感觉好像各位数码管同时都在显示。动态显示的亮度比静态显示要差一些，所以在选择限流电阻时应略小于静态显示电路中的。-Dynamic display characteristics of all digital tube
design_1
- 编码锁存器由主持人（start）控制以及 6 名选手输入（xuanshou（6:0））。主持 人信号无效（‘1’）时，将中间变量 Q_Z‘0’赋‘1’，主持人信号有效（‘0’）之后，如果中间 变量 Q_Z‘0’ 为‘1’，这时候 存下选手号的七段码显示，并将中间变量 Q_Z‘0’ 赋值为‘0’，使 下一个选手抢答信号输入无效，达到锁存的效果。最后给抢中输出（q）赋‘0’，表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an