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seven_seg_decoder
- ITS A verilog HDL code for seven segment display .. on different FPGA there are seven segment displays available .. any number from 0 to 9 can be displayed on it .. using this decoder a BCD input is required .. that would be decoded to seven segment
T_light
- A verilog HDL program to simulate a traffic light condition at a T-junction.
HDL
- 集成电路设计技术－Verilog HDL 硬件描述语言 课件-IC design technology-Verilog HDL hardware descr iption language courseware
DouglasHDL
- Douglas Smith HDL Chip Design (OCRed)
DES_Encrypt_Decrypt_Verilog
- DES加密算法的Verilog HDL实现，带模式选择端口，可以实现加密和解密，已经modelsim仿真通过。-Des En/Decrypt,Verilog HDL code
93317478verilog.HDL.examples
- hdl代码的相关应用，里面还附有相关实例和介绍说明 -hdl code related applications, which also introduced with examples and instructions related
VerilogHDL
- Verilog HDL设计要点在前面学习的基上， 通过本章十个阶段的练习，能逐步掌握Verilog HDL 设计的要点。可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。-Verilog HDL design points in the previous study based on ten stages of practice by this chapter, can gradually grasp the main points of
DE2_70_AUDIO
- 是用VERILOG HDL和NIOS II C/C++ 编的DE2-70板子的音频编解码芯片的使用工程-Is VERILOG HDL and NIOS II C/C++ code of the DE2-70 board in the audio codec chip, the use of project
veriloghdl
- verilog hdl硬件描述语言，其中讲述了十个例子，帮助大家学习verilog hdl硬件描述语言。-verilog hdl hardware descr iption language, which describes 10 examples to help you learn verilog hdl hardware descr iption language.
1212
- VERILOG+HDL硬件描述语言实现电话计费系统，实践代码。-VERILOG+ HDL hardware descr iption language telephone billing system, practice code.
my_clock
- 使用verilog HDL语言编写的时钟电路代码，能实现24小时电子钟的功能。-Using verilog HDL code written in the clock circuit can achieve 24-hour clock function.
SPIVerilogHDL
- SPI协议Verilog HDL程序包用Verilog语言实现fpga模拟实现spi协议功能-fpga-spi-verilog
msk
- msk调制verilog HDL 实现，对学习微电子的人很有帮助-msk modulation verilog HDL to achieve, people very helpful in learning Microelectronics
fft_fpga
- FFT（快速傅里叶变化）蝶形算法 Verilog HDL语言-FFT Verilog HDL
verilog
- 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机开发实例 第11章 常用逻辑的VERILOG HDL实现
hdl
- ACTEL串口收发 Verilog语言描述-ACTEL serial port transceiver
SPI_verilog_vhdl
- spi接口的VHDL和Verilog-HDL源码-VHDL and Verilog-HDL code for spi
16QAM
- This Verilog HDL file for 16 QAM mapper-This is Verilog HDL file for 16 QAM mapper
DualPortRAM
- 此程序是Verilog HDL语言读写RAM的程序希望大家有用-This is Verilog HDL Promang
ConHDLFTB_16_01
- Allegro design entry HDL training manual