搜索资源列表
VHDL_PLL
- 介绍了锁相环PLL的实现原理，可以为VHDL实现PLL提供参考。-introduced PLL PLL The principle for VHDL PLL reference.
Phase_Locked_Loop
- 对一般的PLL及APLL,定点PLL进行了MATLAB SIMULINK仿真，可以由程序直接生成PLL的VHDL和C源代码
FractionalPLLDesign
- 是关于sigma delta PLL设计的详细论文，论文中有具体的设计细节，并在附录中有相应的matlab、vhdl code
test_pll
- 使用modelsim se6.5d仿真altpll锁相环 完整工程，verilog代码，因为没找到选的是vhdl-simulation pll with modelsim se6.5d
EP1C3_12_10_PHAS_PLL
- 这是一个描述pll定值的vhdl语言描述，请大家下载啊-This is a descr iption of the pll value vhdl language descr iption, please download ah
ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
pll1
- sdram控制器pll命令接口模块的VHDL源程序文件，可直接用-sdram pll
DLL
- 用VHDL编写的一个PLL，通过了测试，没有什么问题。-DLL
pll_100M
- pll debug code,for quartus fpga,vhdl code for straxtix.
m.e-lab
- vhdl verilog code for alu operation pll,biy sliced processor
pplllrarl
- 用VHDL写的数字锁相环程序源码 pll.vhd为源文文件 pllTB.vhd为testbench 可直接使用。 -Written using VHDL digital PLL pll.vhd program source code for the source text file pllTB.vhd testbench can be used directly.
sfdppllli
- 简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果， 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration pll series. Has been tested.
8051
- VHDL语言编写的SW8051IP核，并加入ROM,RAM,RAMX,PLL模块，可下载HEX文件并验证成功-VHDL language SW8051IP nuclear and add ROM, RAM, RAMX, PLL modules, you can download the HEX file and verify success
altera_pll
- this file contain sources code in VHDL lanugage for PLL (Phase locked loop) module
dpllwc
- 基于VHDL语言编写的锁相环程序，能够实现比较精确的锁相功能。-PLL-based VHDL language program, to achieve more precise lock function.
ep2c8ptft
- EP2C8Q208 TFT LCD彩屏VHDL工程，含SDRAM、PLL等内容。-EP2C8Q208 TFT LCD color screen VHDL projects, including SDRAM, PLL and other content.
ex7_Cyclone_PLL_Test1
- FPGA简单应用，VHDL程序，PLL锁相环驱动程序，供学习参考。 -FPGA and simple application, VHDL program, PLL phase-locked loop driver, provide the reference for the study.
LoopFilter
- 这是锁相环的环路滤波器实现。其中采用的是串行的实现结构-This is the PLL loop filter VHDL implementation. Using a serial implementation structure
sin
- 用VHDL语言编写实现以下功能：用PLL，复位器，分频器，同步时钟，计数器来产生正弦波，再在其上加扰，用FIR滤波器进行滤波整形，最后得到输出。-Using VHDL language to achieve the following functions: PLL, reset, clock synchronization, frequency divider, counter to generate sine wave, and then scrambling on the filter sh