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AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计,并基于VHDL语言实现加减乘除功能,并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形,并下载到试验箱,用实验箱上的按键开关模拟输入,用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能,其结果简单,易于实现。-Calculator design. Using a field programmable logic d
booth
- booth算法的乘法器设置及实现,使用VHDL语言编写-booth algorithm multiplier setting and implementation using VHDL language
15010120041_高瑞雪_lab2
- 在本实验中,将使用System Generator for DSP创建一个带乘法器和累加器的12-bit x 8-bit MAC(Multiplier Accumulator),并使用System Generator 的Resource Estimator块来估计资源利用率。 在仿真Simulink中的设计之后,将从该设计中生成VHDL代码和内核,并在Xilinx ISE Foundation开发软件中实现MAC。(Design, construct and verify the specifi