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DIVIDER
- 多倍（次）分频器。 多倍（次）分频器-BCD Code Conversion
si4133-datasheet
- 该Si4133是一个单片集成电路，既执行IF和双频 RF合成为无线通信应用。在Si4133 包括三个和VCO，环路滤波器，参考和VCO分频器，相位 探测器。除法和可编程掉电设置与threewire 串行接口。-The Si4133 is a monolithic integrated circuit, both the implementation of the IF and dual-band RF synthesis for wireless comm
fenpingqi
- 分频器，在用的，可以实现2的N次方的分频-Divider, in use, can achieve two of the N-th power of the sub-band
freq_divider
- 8bit分频器，最高256*2=512 分频，使用emacs编写源文件，iverilog仿真通过-8bit divider, the maximum 256* 2 = 512 min frequency, use emacs to prepare source file, iverilog simulation success
clk_div16
- 一个用VHDL语言编写的1/16分频器，后续还有计数器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
MUX2
- Written in VHDL language using a 1 / 16 divider, follow-up there is the counter, data selector, seven-segment digital display procedures, the software platform is Quartus II 7.2, the final adoption of these small modules can be combined to produce a
display
- 一个用VHDL语言编写的七段数码管显示程序，后续还有分频器、数据选择器、计数器程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
2
- 介绍一种软件实现分频器和32位计数器，采用可编程逻辑芯片，运用verilog语言设计出一种分频器和32位计数器 -Introduce a software implementation of divider and 32-bit counter, using programmable logic chips, using verilog language to design a divider and 32-bit counter
verilog_instance
- 20多个十分实用的verilog例子，如状态机，除法器等-More than 20 very practical verilog examples, such as state machines, divider, etc.
07070608-2.2
- 利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
8253clock
- 本实验利用8253做定时器，用定时器输出的脉冲控制8259产生中断 在8259中断处理程序中，对时、分、秒进行计数，在等待中断的循 环中用LED显示时间。 8253用定时器/计数器1，8253片选接CS4，地址为0C000H。8253时钟 源CLK1接分频电路的F/64输出。分频器的Fin接4MHz时钟。8253的 GATE1接VCC。 8259中断INT0接8253的OUT1，片选接CS5，地址为0D000H。 显示电路的KEY/LED CS 接CS0
DividerVHDL
- 使用VHDL进行分频器设计，主要是一些分频的东西，整数分频，小数分频，奇次分频和偶次分频-Divider using VHDL to design, mainly because some sub-band stuff, integer divider, fractional-N, odd and even sub-sub-sub-sub-band frequency
silder
- 一个特效的slider分割条，能够直接运行的vc++程序，对单文档界面美化有用-An effect of the slider divider bar is able to directly run vc++ program, useful for single-document interface beautification
F5D
- 这是用verilog硬件描述语言编的5分频代码-This is verilog hardware descr iption language code is compiled by five divider
div
- 二进制除法器，采用移位相减的方法实现，位数可调-The source code of a divider
10MHz_frequency_counter
- 10MHz频率计，采用51单片机，22.1184MHz晶振。分频器使用双4位二进制计数器74HC393，数据选择器使用74HC151。-10MHz frequency counter, using 51 Microcontroller, 22.1184MHz crystal. Divider using a dual 4-bit binary counter 74HC393, data selector used 74HC151.
divider
- 用VHDL实现了一个计时器，在SPANTAN3E上验证通过-VHDL, implements a timer, in the SPANTAN3E verified by the
chufaqi
- VHDL除法器设计，配合移位减法方式设计除法器以节省硬件成本-VHDL divider design
frequency
- 在CPLD和FPGA上采用VHDL语言进行分频器设计，供设计者参考-digital frequency divider design with VHDL
VoltageCount
- 计算电路中不同电阻组合时的分压。者作是用于比较器中基准电压采用不同分压方式时的分压电阻值的计算-Calculation circuit for different combinations of the partial pressure resistance. Bidder as is used in the comparator reference voltage divider with a different way that the calculation of the sub-piez