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d_chufa
- d类触发器的verilog编程及仿真，对于初学者很有用途。包括仿真实验，源代码。-d type flip-flop verilog programming and simulation, useful to use for beginners. Including simulation, source code.
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- 数字密码锁设计，用以74LS112双JK触发器构成的数字逻辑电路控制方案-Digital lock design for 74LS112 dual JK flip-flop circuit composed of digital logic control scheme
D
- 这是一个用VHDL实现一个D触发器的程序-This is a VHDL implementation of a D flip-flop process
New-folder
- Vhdl codes for D flip flop and so
fuzzy
- Fuzzy flip flop, basic code - an example
1_d_ff_bottom_top
- D flip flop,由verilog 以bottom_top 形式構成的IP電路模組 -the verilog of D flip flop bottom_top architecture
2_d_ff_top_dowm
- D flip flop,由verilog 以top down形式構成的IP電路模組 -D flip flop by verilog top down
dtrigger
- 常用触发器——D触发器的VERILOG语言描述，可用Quartus II 9.0 和modelsim环境实现。-Common triggers- D flip-flop of VERILOG language descr iption available Quartus II 9.0 and modelsim environment to achieve
PFD50
- 分频器，利用D触发器做的2、3、5分频器-Divider, made use of D flip-flop divider 2,3,5
DFF_BDF
- D触发器设计图形输入法,设计软件quartus-Input D flip-flop design graphics, design software quartus
The-temporal-logic-circuit-design
- 时序逻辑电路设计 实验内容 1．触发器（Ｄ型）； 2．计数器（递增、递减）。-Sequential logic circuit design, the contents of an experiment. Flip-flop (D type) 2. Counter (increasing, decreasing).
mobile-remote
- bascom-avr源码：用移动电话控制四个继电器。-AVR Cell phone unlimited remote control Project: This is a unlimited remote control system based on GSM mobile phone. this project work with DTMF signals and decode them to control four relays. tehere are several mode lik
Prof.-codeLock
- bascom-avr专业AVR密码锁项目： 该项目是提高AVR的数字密码锁的版本。在这个项目中，你可以改变从系统菜单中的8位数字的密码。也有一个经理的控制面板，一个4位数的PIN码保护，以保护其他人访问这个安全区。这个PIN码是与控制面板多变。这个版本的另一个优势是一个定时的安全级别，当你进入一个不正确的密码3次，系统将约5分钟待机！所有的密码保存在EEPROM存储器。最新的功能真的是changeabe输出 触发器或定时从1到255秒。-Professional AVR Code Lock
VHDL_basic
- 这是一个VHDL应用示例，从触发器到同步异步时序电路等都有所涉及。-This is an example of VHDL applications, from flip-flop to synchronize asynchronous sequential circuits, etc. had been involved.
lesson3-2
- 用一根导线连接在P3.2和GND之间，使P3.2为低电平。那么进入中断 既是第一个二极管闪一下 ，进而 程序继续进行 它与电平触发不一样。 总结： 若采用电平触发方式，外部中断申请触发器的状态随着CPU在每个机器周期采样到的外部 中断输入线的电平变化而变化，这能提高CPU对外部中断中断请求的响应速度。当 外部中断源设定为电平触发方式时，在中断服务程序返回之前，外部中断请求 输入必须是无效的（既变为高电平）否则CPU返回主程序之后会再次响应中断。（也即是主程序不在执行）
Dchufa
- 使用硬件描述语言设计的D触发器，现代逻辑器件-Using hardware descr iption language design of the D flip-flop, the modern logic
4-BIT-TIMER
- VHDL code for four bit timer using J-K Flip flop
jk
- 基于quartus2的jk触发器设计，内含源码和仿真图-Jk flip-flop design based on the quartus2, containing source code and simulation diagram
exp1.8_Dflipflop
- 用VHDL及verylog语言设计一个D触发器，可以在Quartus II中仿真-Language Design with VHDL and verylog a D flip-flop, the Quartus II simulation in
v
- jk flip flop using vhdl, the different states in the jk flip flop is added, the coding which is used is very simple, thank you