搜索资源列表
fpganaoz
- 基于FPGA闹钟系统的设计。 1.秒模块实际上是一个计数器,一秒记录一次并输出。 2.分,时模块在一个脉冲上升沿计数一次的基础上,加入了时间调整控制。 3.调整时间的控制模块,在使能信号有效时,才可实现时分的调整。 4.闹钟调整及控制模块,可实现闹钟设时的调节功能。 5.显示模块,实现时间与闹钟显示的切换。 6.闹铃模块,实现闹铃的发声装置。 7.总逻辑模块,实现电子闹钟相应功能的总系统。 -FPGA-based alarm system design. 1. S
multiclock
- fpga 设计中多时钟方案fpga design, multi-clock program-fpga design, multi-clock program
VGA_v
- 基于 FPGA 的VGA显示控制器设计(采用Verilog 语言) 控制VGA显示模块 VGA_HS,VGA_VS1,VGA_BLANK时序的发生器。包括测试程序 采用ALTERA Cyclone II系列芯片EP2C8Q208C8N芯片测试成功。-module VGA(CLK_50,RST_N,VGA_HS,VGA_VS1,VGA_BLANK, VGA_CLK,VGA_SYNC,VGA_R,VGA_G,VGA_B) input
FPGA_clock_design
- 无论是用离散逻辑、可编程逻辑,还是用全定制硅器件实现的任何数字设计,为了成功地操作,可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为,并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型:全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。-fpga clock design.
Downloads
- clock divider in verilog for FPGA use
FIFO
- 设计了一个具有双时钟信号,双复位信号的FIFO,用于FPGA中的数据缓冲,RAM的定义是参数型,可以根据自己的需求,修改此参数,完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to their needs, and modify this
clock_divider
- clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc-clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc
Clock
- 多功能时钟,以调试通过,可以直接用,非常适用于FPGA初学者。-Multi-clock, in order to debug through, and can be very useful for beginners in FPGA.
clock
- 实现多功能电子表,含有闹铃,时间精确到毫秒-Achieve multi-functional electronic watch, with alarm, time, milliseconds
memtest
- 在数字系统中,一般存在多个芯片,利用不同的特点用于实现不同的功能,一般都包含CPU,FPGA,AD,DA,memory,ASSP(专用标准模块),ASIC等。CPU用于进行智能控制,FPGA进行硬件算法处理和多设备接口,AD进行模数转换,DA进行数模转换,memory存储临时数据。因此,FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入,数据输出,双向通讯,指令传递,地址管理,不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
vhdl-clock-out-nodelay
- output an FPGA internal clock signal on an output port without additional routing delay
FPGAclock
- FPGA CPLD重要设计思想及工程应用时钟设计-FPGA CPLD design and engineering major clock design
rtc
- real time clock using spartan3e fpga
wb_async_mem_bridge_latest.tar
- wb_async_mem_bridge_latest.tar.gz- it is controller without independents sources clock . Only write or read case synchronization for WB controller interface bus.(computable with WB interface protocol).-wb_async_mem_bridge_latest.tar.gz- it is control
CLOCK
- Clcok Source Code in VHDL fo FPGA Devices, Display Time in Seven Segment
FPGA_clockLED_LCD_display
- FPGA电子钟,LED,LCD显示,比较经典的,大家可以参考一下,希望对大家有用-FPGA LED LCD Clock display
FPGA
- 大型设计中FPGA的多时钟设计策略 VHDL 经典时钟设计-Large multi-clock design, FPGA design strategy
verilogadc0809
- verilog adc0809控制器FPGA实现,编译通过,系统时钟分频,满足ADC时钟要求。-verilog adc0809 controller FPGA, compiler, system clock frequency to meet the requirements of ADC clock.
light
- FPGA时钟频率是40MHz,循环显示二极管,每个二极管亮两秒钟-FPGA clock frequency is 40MHz, cycle through the diodes, each diode light for two seconds
fpga
- 在MAX+plusII软件平台上,熟练运用VHDL语言,完成数字时钟设计的软件编程、编译、综合、仿真,使用EDA实验箱,实现数字时钟的硬件功能。-In the MAX+ plusII software platform, skilled use of VHDL, digital clock to complete the design of software programming, compilation, synthesis, simulation, the use of EDA exper