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shukongfenpinqi
- 数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the
my_design_frequency
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。-in digital circuits, and often the need for higher frequency for the clock frequency operation, th
Digital_system_design_example
- 数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器 7.6 数字频率计.值得一看。-digital system design examples. Pdf, VHDL, 7.1-integer divider design Music Generator 7.2 7.3 2FSK/2PSK Signal Generator 7.4 Practical multi-functi
FPGA_fenpin
- 分频器 FPGＡ程序设计 二分频 对硬件设计有很大用处 -Divider FPGA design process for two minutes frequency hardware design, very useful
vhdl_buzzer
- 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。-buzzer to buzzer this experiment certain frequency square wave can buzzer sounded a corresponding pitch. The experiment by designing a state machine and the buzzer sounded a d
single_clock_divider.rar
- 单周期除法器，速度快，满足频率要求，使得单周期内得到除数,Single-cycle divider speed, to meet the frequency requirements
FPQ.rar
- 分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频,Divider vhdl descr iption of the source code at the completion of the CLK clock signal frequency of 2 hours, 4 minutes frequency, frequency of 8 hours, 16 minutes frequency
fenpinqi.rar
- 用VHDL语言设计分频器要求是将128赫兹的脉冲信号经过分频器分别产生64赫兹，32赫兹，16赫兹，8赫兹，4赫兹, 2赫兹，1赫兹，0.5赫兹的8种频率的信号,Divider design using VHDL language requirement will be 128 Hz pulses were generated through divider 64 Hz, 32 Hz, 16 Hz, 8 Hz, 4 Hz, 2 Hz, 1 Hz, 0.5 Hz frequency of the
freqmeter
- PSoC 代码样例，高精度频率计。 详细内容见英文说明readme.txt-PSoC code sample: Precision Frequency Meter. A high precision frequency meter. Using the hourly time signal broadcast over the public radio station, the local reference oscillator is accurately calibrated.
v
- Verilog写的二分频电路代码，FPGA，实现将输入时钟信号的频率变成原来的1/2-Write Verilog code for the second divider circuit, FPGA, to achieve the frequency of the input clock signal into the original 1/2
dividerfrequency
- 分频器，包括2分频，4分频，8分频，16分频；6分频；20分频-Divider, including two-way, 4-way, 8-way, 16 sub-frequency six-way 20 Crossover
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
DCM
- xilinx SP605开发板的DCM模块验证程序，coreGen工具生成DCM核，由DCM完成时钟分频、倍频、移相等操作-xilinx SP605 development board DCM module validation program, coreGen tool to generate nuclear DCM, completed by the DCM clock divider, frequency, and shift operations equal
VHDL
- 一个实现整数分频的VHDL代码，只要把n设置成你所需要的分频的数值就行-A realization of an integer divider of the VHDL code, as long as the n set you need the sub-frequency values on the line
Example1
- 本例展示了如何利用外设TIM2来产生四路频率不同的信号。 TIM2时钟设置为36MHz，预分频设置为2，使用输出比较-翻转模式（Output Compare Toggle Mode）。 TIM2计数器时钟可表达为：TIM2 counter clock = TIMxCLK / (Prescaler +1) = 12 MHz 设置TIM2_CCR1寄存器值为32768，则CC1更新频率为TIM2计数器时钟频率除以CCR1寄存器值，为366.2 Hz。因此，TIM2通道1
cnt4M
- 基于Quartus II 的VHDL语言编程实现的一个50M分频器(50M frequency divider)
分频器
- 一个简单的数字分频器，用于eda实验，电子技术综合实验(Digital frequency divider)
Password lock
- 一个 Quartus II 工程，芯片为EP3C55F484C8，是一个简单的保险箱密码锁。包含分频器、键盘去抖、8选1选择器、扬声器模块、动态扫描模块等多个模块。 主要功能： 1. 保险箱上设有密码输入和钥匙锁双重保险。 2. 当密码输入正确后，左边的指示灯亮，此时插入钥匙即可打开保险箱；当密码输入错误后，右边的指示灯亮，发出报警信号，此时需要重新输入密码。 3. 保险箱的密码可根据需要随时更换。(A Quartus II project, the chip is EP3C55F484
jiaotongdeng_fuza
- 本文基于FPGA技术的发展和Quartus II开发平台，实现路口交通灯控制器是一种解决方案。使用Verilog HDL硬件描述语言来描述语言程序的分频器模块，控制模块，数据解析模块，显示译码模块和段选位选模块，五个模块，并通过各个模块程序之间的端口合理连接和协调，成功设计出交通信号灯控制电路。在Quartus II环境下模拟，生成顶层文件下载后，在FPGA EP2C5Q208器件进行验证。(Based on the development of FPGA technology and the
plj
- 使用vhdl语言原件例化设计数字频率计，并用6位7段数码管计数。模块包括：十进制计数器，6位10进制计数器，Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6