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FULL_ADD
- 编写一位全加器的程序，生成器件后用BLOCK画出bdf图，最终成为四位全加器。此为实验报告，里面包括原理及框图及源程序。-Preparation of a full adder program, after generating device using BLOCK draw bdf map, eventually become four full adders. This is a test report, which includes the principle and block diag
full_add
- full adder in verilog
p3structural
- To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
1
- 用VHDL语言设计全加器的设计方法，使用元件例化的方法设计多位加法器-VHDL language design full adder design method using component instantiation approach to design multi-bit adder
Adder4bit
- VHDL full adder 4 bit
ADDR
- 8位全加器，包括半加器verilog文件，全加器verilog文件，8位全加器verilog文件，和8位全加器测试testbench文件-8 full adder, including half adder, full adder Verilog file, Verilog file, 8 full adder Verilog files, and 8 full adder test testbench file
full_adder
- 用verilog语言编写的全加器模块代码，在ISE软件环境下编译开发，希望对大家有所帮助！-With verilog language full adder module code in ISE software compiler development environment, we want to help!
fadder4
- 例化语句生成的四位全加器代码，写在word里了，也有MODELSIM测试代码-Four cases of full adder codes generated by the statement, written in the word again, and there MODELSIM test code
fulladder
- 一位全加器的设计，基于VHDL语言的，顶层为语言-full adder
New-WinRAR-archive
- This program is of 8 bit full adder on xilinx also tested on cadence tool
Serial_Adder
- 注意：是verilog语言写的 一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder
onebitfulladder
- This a one bit full adder design
alu_1706_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相关功能-VHDL modules commonly us
cpu_register_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是cpu寄存器组 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相关功能-VHDL modul
full_adder_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是全加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相关功能-VHDL modules
half_adder_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本文件是半加器模块 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相关功能-VHDL modules
mutex_3to8_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是3-8译码器（mutex_3to8） 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相关功能
S6_VHDLproject
- 常用的VHDL模块，适合VHDL入门者，本系列一共包含六个VHDL模块，本模块是计算机运算器模块（S6）实现运算器相关功能 1.算术逻辑单元（alu_1706）,实现算术逻辑运算 2.CPU寄存器组（cpu_register），实现四个通用寄存器（具有读写功能），一个PC寄存器（清零，置数，加一计数，减一计数，工作使能）。 3.全加器（full_adder） 4.半加器（half_adder） 5.3-8译码器（mutex_3to8） 6.计算机运算器（S6）实现运算器相
quanjia
- 通过VHDL语言编写的一位全加器程序，该程序是经过元件例化的方式实现-VHDL language through a full adder program, which is the result of component instantiation way to achieve
32bit_add_exercise
- 32位全加器，另有一个采用流水线的版本，是基于verilog语言的，很实用，希望对大家有所帮助-32-bit full adder, while a pipelined version，code is based on verilog language, it is practical, we hope to help