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- verilog HDL程序设计教程，随书附赠的源码包，涵盖很多常用模块，内容很全。-verilog HDL programming tutorials, source code packages bundled with the book, covering many commonly used modules are very informative.
verilog
- 一个很好的关于verilog的PPT 第1章 EDA设计与Verilog HDL语言概述 第2章 Verilog HDL基础与开发平台操作指南 第3章 Verilog HDL程序结构 第4章 VERILOG HDL语言基本要素 第5章 面向综合的行为描述语句 第6章 面向验证和仿真的行为描述语句 第7章 系统任务和编译预处理语句 第8章 VERILOG HDL可综合设计的难点解析 第9章 高级逻辑设计思想与代码风格 第10章 可综合状态机开发实例 第1
veriloghdl110
- Verylog HDL 程序，喜欢的朋友可以拿去看一下啊-Verylog HDL
FPGA_design_study
- Verylog HDL 程序，喜欢的朋友可以拿去看一下-Verylog HDL
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- Verilog HDL程序设计指南Verilog HDL Programming Guide-Programming Guide Verilog HDL Verilog HDL Programming Guide
DualPortRAM
- 此程序是Verilog HDL语言读写RAM的程序希望大家有用-This is Verilog HDL Promang
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- Verilog HDL程序设计与实践，从入门到提高，必备的资料-Verilog HDL program design and practice, from entry to the improvement of the information necessary
hdl
- actel单片机的软FIFO设计和串口通讯程序-actel single chip design soft FIFO and serial communication program
3-8translater
- 3-8译码器的verilog hdl程序，实现3-8译码功能-3-8 decoder verilog hdl procedures to achieve decoding functions 3-8
I2C
- 语言：verilog 功能：用Verilog HDL编写的I2C主机串行通信的程序。两条总线线路：一条串行数据线 SDA， 一条串行时钟线 SCL；串行的 8 位双向数据传输位速率在标准模式下可达 100kbit/s，快速模式下可达 400kbit/s ，高速模式下可达 3.4Mbit/s；在数据传输过程中，当时钟线为高电平时，数据线必须保持稳定。如果时钟线为高电平时数据线电平发生变化，会被认为是控制信号。 仿真工具：modelsim 综合工具：quartus -Language:
music
- 通过按键操作使峰鸣器发出乐器声的Verilog HDL程序-Through key operation so that buzzer sound instruments issued by Verilog HDL program
UART
- Verilog HDL写的实现ＵＡＲＴ收发程序-Realization of Verilog HDL UART receive written procedures
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- Vrilog HDL 语言设计的关于自动售货机的程序论文，详细精简，功能实现的效果很好-Vrilog HDL language design process on paper vending machine, more streamlined, functional to achieve good results
scdma_0.1
- 专网，SCDMA的FPGA同步控制verilog hdl程序-Special network, SCDMA' s FPGA synchronization process verilog hdl
Verilog-HDL-standard
- VERILOG的编码设计规范，使你的程序容易被理解，阅读和维护-VERILOG coding design specifications, to make your program easier to understand, read and maintain
Verilog-HDL
- Verilog HDL设计的示例程序与讲解
PLL
- 该测试程序用过Verilog HDL实现对PLL的分频，既频率管理功能-The Verilog HDL test procedure used to achieve the sub PLL frequency, only the frequency management function
VerilogPHDL
- Verilog+HDL程序设计实例详解10-13.rar，是学习velilog语言的好材料-Verilog+ HDL programming examples Detailed 10-13.rar, is a good material for language learning velilog
LVDS-application-Verilog-HDL-code
- LVDS的应用的Verilog HDL例子程序-LVDS example of the application procedures for the Verilog HDL
And-serial-converter
- 实现1024位并行输入，32位串行输出的verilog HDL程序 并带有其测试程序-Achieve 1024 parallel input, 32-bit serial output verilog HDL program and with the test procedures and serial converter