搜索资源列表
alu_vlog
- 学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.-learning HDL Bencher generate test accumulation, and called directly ModelSim simulation methods.
ModelSim_SE_6.1bkey
- ModelSim SE 6.1 (电子仿真)具体破解-ModelSim SE 6.1 (electronic simulation) Specific crack
2Dfft
- VHDL 关于2DFFT设计程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-mo
state_classic
- 用VHDL语言编写的语言,可以利用MODELSIM进行仿真.对于初学者,则更有参考价值.-prepared using the VHDL language, we can use MODELSIM simulation. For beginners, the more valuable reference.
8.10
- 强烈推荐下载,verilog状态机实例.可以在modelsim下运行. -strongly recommend downloading Verilog state machine example. In modelsim running.
5.8
- 还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载-or a Verilog source code can be run in modelsim strongly recommend downloading
Keygen
- modelsim破解工具 安装modelsim后运行它即可破解-modelsim crackers after installation modelsim run it can break
frame_sync
- 帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-frame synchronization module Veriolog source. The ModelSim of a project. A test document.
hamin0132
- 汉明码的编结码模块，用verilog写成，为Modelsim下的一个工程。-series guitar code modules, using Verilog languages, as Modelsim of a project.
QPSK2154
- QPSK的VERLOG源码，在MODELSIM下的一个工程，有测试向量。-QPSK VERLOG source of the MODELSIM of a project, test vector.
dll11254
- 数字琐相环DPLL的VERLOG代码，MODELSIM下的工程，有测试文件-digital phase-locked loop DPLL VERLOG code MODELSIM under the projects, a test document
crc3321
- CRC循环校验码的VERILOG源文件，在MODELSIM下的一个工程。-Cyclic Check Code VERILOG source, the MODELSIM of a project.
parity2258
- 奇偶校验码的VERILOG源码，为MODELSIM下的一个工程。有测试文件。-parity VERILOG source code for MODELSIM of a project. A test document.
5-2-2ModelSim
- MODELSIM 环境下的Verilog 源代码，实现全加器功能-MODELSIM environment Verilog source code, the entire increase functionality
good_CPU
- 本代码是在modelsim下运行的模拟8×8位的CPU，执行程度，对深入理解CPU设计和运行原理具有重要意义- This code is simulation 8脳8 position CPU which moves under modelsim, carries out the degree, to thoroughly understood the CPU design and the movement principle have the vital significance
ispDesignExpert
- 第 一 节 ispDesignEXPERT 简 介 第 二 节 ispDesignEXPERT System 的 原 理 图 输 入 第 三 节 设 计 的 编 译 与 仿 真 第 四 节 ABEL 语 言 和 原 理 图 混 合 输 入 第 五 节 ispDesignEXPERT System 中 VHDL 和Verilog 语 言 的 设 计 方 法 第 六 节 在 系 统 编 程 的 操 作 方 法 第 七 节 ModelSim 的 使 用 方 法
wavefetch
- ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件-ModelSim waveform can be compared to the current functional simulation with a reference (WLF paper ), the results can be compared in the waveform window or window List
Debussy
- Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。 可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學這套軟體呢? 其實Debussy v5.0以後的新
firmatlab
- fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过-fir in dspbuilder VHDL source code under test and document the incentive mat lab model, the simulation under through modelsim
fftmatlab
- fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-fft in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim