搜索资源列表
Modelsim_timing_simulation_library
- 文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法
FPGA
- FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真
Application_in_FPGA_design_of_Matlab_simulink
- 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点， 然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模 型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim 中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设 计方法。
Example-b8-1
- 使用ModelSim对Altera设计进行功能仿真 对于没有使用到Altera的MegaWizard或LPM的设计而言，功能仿真比较简单，读者只需依据8.2.5小节描述的步骤依次执行即可，对于使用了MegaWizard或LPM的设计，则必需在仿真时指定相关的Altera库
compile_lib_of_Xilinx_ModelSim_with_compxlib
- 附件 介绍了如何 使用compxlib命令编译Xilinx的ModelSim仿真库，创建这个仿真库对ISE调用modelsim是必不可少的一步,该法完全自动化，免去繁杂的手动操作，是创建这个仿真库最简洁的方法之一
ddrsdram_verilog
- 内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Verilog model simulation with veri
61EDA_D841
- 介绍了Xilinx与Modelsim仿真时所用的库的调用，以及Xilinx core的生成，以综合和实现等相关问题-Xilinx introduced the Modelsim simulation and library used by the call, as well as the generation of Xilinx core in order to achieve an integrated and related issues such as
ModelsimALTERA
- 本文阐述了Modelsim中添加ALTERA仿真库步骤，简明易懂，很有指导性-In this paper, add Modelsim simulation ALTERA library steps, easy-to-understand, useful guidance
Modelsim_Xilinx_Simulation_library_compile
- Modelsim中Xilinx仿真库的编译方法-The compile method for xilinx simulation library in Modelsim
XILINX-ISE-MODELSIN-SE-Simulation
- Modelsim 10.0a 中建立 Xilinx ISE 13.1的仿真库及其之间调用设置详解。-Modelsim 10.0a create Xilinx 13.1 calls between the simulation library and its setting Detailed.
in-ModelSim-and-Xilinx-lib
- 在ModelSim SE中配置Xilinx的库函数 在Modelsim的安装根目录下新建一个文件夹，用来放xilinx的各个库文件，故可以起名 xilinx_lib。类似于Xinlinx的安装文件：\..\\Xilinx\verilog\src中的各个库文件，在xilinx_lib文件 下新建各个文件夹，命名规则为：若src中的文件夹名为unisims，则在xilinx_lib文件夹下新建 为unisims_ver的文件夹，与此雷同，新建名为simprims_ver、Xilinx
6soft_247MHz_channel
- lte上行信道解交织解复用: RTL: ack_addr_gen.vhd ack地址产生 data_addr_gen.vhd 数据地址产生 de_interl_mux_con_ctrl.vhd 控制单元 de_interl_mux_con_top.vhd 顶层 de_interl_mux_con_tt.vhd 测试平台 de_mux_ram.vhd ram deinterl_pack.vhd 变量定义 delay.vhd 延迟 delayb.vhd 延迟
ABC_100
- 此为modelsim在进行逻辑综合时需要使用的abc_100仿真库-Simulation library for Section 14.7.5 abc_100 technology cells.
ModelSim_ALTERA_
- 介绍了采用modelsim仿真altera器件IP Core时如何添加altera的仿真库方法，中文版。-This article describes how to add simulation library to simulate altera，s IP Cores by Medelsim。
Xilinx
- Xilinx12.3和12.4 license 加强版支持更多ipcore 以及modelsim编译ise 库的方法说明-Xilinx12.3 and 12.4 license as well as enhanced support for more ipcore modelsim compile ise descr iption of the ways library
modelsim
- 讨论在ModeSim_SE中指定ISE12[1].x的仿真库-modelsim simulation discuss
ModelSimz-Xilinx
- ModelSim中编译Xilinx仿真库的方法-ModelSim Xilinx simulation library
Modelsim-Xilinx--ISE
- Modelsim编译Xilinx ISE 12.3库，详细教程，很好用的，适合初学者-Modelsim compiled Xilinx ISE 12.3 Library, a detailed tutorial, very easy to use for beginners
ISE-and-Modelsim-uni-simulate
- 详细介绍了如何在ise中调用modelsim进行仿真，首先进行库的预编译，这一步将解决你每次仿真前编译一大堆繁琐的库的烦恼-teel you how to precompiled libraries in ise and modelsim
xilinx_lib.tar
- 用于modelsim仿真的xilinxfpga平台IP库，以ise 13.x为基础制作，在modelsim10下验证通过。(xilinx IP core library for modelsim simulate, based on ise 13.x, verified in modelsim10.)