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9054
- 包括使用9054的sch原理图，PCB图，databook重要章节的中英文对照说明，verilog代码
伪随机序列
- 线形反馈移位寄存器（LFSR)是数字系统中一个重要的结构，本程序可以自动产生AHDL,VHDL,Verilog的源代码及电路原理图。程序可以运行在win98/2000/NT平台-linear feedback shift register (LFSR) digital system is an important structure, the process can be automatically generated AHDL, VHDL, Verilog source code and ci
多功能高精度信号发生器的设计
- 摘要：直接数字频率合成(DDS)是七十年代初提出的一种新的频率合技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速地发展。现场可编程门阵列器件(FPGA)的出现，改变了现代电子数字系统的设计方法，提出了一种全新的设计模式。本设计结合这两项技术，并利用单片机控制灵活的特点，开发了一种新的函数波形发生器。在实现过程中，本设计选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速性。在控制芯片上选用了AT89C51单片机作为控制芯片。本
digitalclock
- Verilog数字时钟 实现24小时的监控，用七段码显示出来，包含时序图等 在ISE下仿真-digital clock Verilog
adc_verilog
- 用verilog编写的ADC控制接口，只需根据具体ADC器件的时序图修改代码就可运行。-ADC prepared with verilog control interface, just depending on the ADC timing diagram of the device can modify the code to run.
RS485EN
- RS485的双向通信处，正在为此头疼的同学们可要注意了，这个可以解决你们双向通信过程中的很多问题哦-Two-way RS485 communications, the headache is to this end they' ll pay attention to the students, this two-way communication you can solve many problems in the course of oh
LogicLock
- 实现数字混频，verilog与原理图混合编程-Digital mixer, verilog and mixed programming schematic
Cordic_SinCos_Verilog
- 用Verilog语言写的Cordic来计算，正、余弦函数，包括仿真激励和仿真截图。-use Cordic to compute sine and cosine function
tree_pro
- 用FGGA 原理图的形式输入，包括仿真，最终下载的文件等，已经在Altera 公司的FPGA板子上运行没有问题-This source is written by verilog,it is functioned in a FPGA board of Altera corporation.
song
- 歌曲是什么名字我忘了，代码仅提供一个用verilog编写音乐的模板，想编写什么音乐就往里边套用格式就行了。 本程序无法用软件实现仿真音乐效果，当然可以仿真波形输出，真实音乐效果需用开发板仿真才行，所以就不附仿真图了 用quartus2软件打开即可。 -What are the names of songs I forgot, the code with verilog only prepared to provide a template for the music, what mu
fangzhen
- 卷积码和循环码的verilog编码以及仿真结果图，-Convolutional codes and cyclic codes and the coding verilog simulation results map
calculator
- 课设一个，又臭又长，是一个用verilog编写的计算器，对应革新科技的某个sopc开发平台，键盘会扫描，七段二极管会译码且是并行输出，上传的是整个工程，在该开发平台上基本正常，主程序段编写的较为幼稚，希望大家多多扔玉。注：主程序段预计做八位计算器，后来因为实验平台只有六个数码管无奈之下后两位没接，主程序中的ac有问题，在开发平台上没效果，压缩包里的图是主程序在quartus下的仿真图，开发环境是quartus，不知应选哪项。最后：初次上传欢迎指正 -Set up a class, but als
Barrel_Reg_32
- 用 verilog hdl语言实现的 32位桶形移位器，内含仿真波形图-32 bits barrel register, developed by verilog hdl
washmachine
- 源码为洗衣机控制电路的Verilog代码实现，分六个模块实现，顶层模块有原理图实现-this code is for the control_circuit of machine in Verilog ,it is divided into six modules, the top-level is schematic
vga_time
- vga时序图的verilog代码，可以完成vga的时序要求和作用-vga_time verilog code
VHDLshixianCPU2
- vhdl实现cpu用verilog写的8位CPU源码，通过汇编语言可以实现加减乘左移右移等运算。并通过ASC流程可以模拟出其内部电路结构。代码，截图，readme在文件夹中-With 8-bit CPU to write verilog source code, assembly language can be achieved through the addition, subtraction and other operations right left. ASC process throu
ads1675_if
- verilog时序图编写和测试代码，代码完整已经经过测试可以运行。-verilog timing diagram writing and testing code, the code has been tested to the full run.
Serial
- 本文档里面的程序是用verilog编写的串口程序，里面有详细的说明及其运行结果图。-The document which the program is written in serial verilog program, which is described in detail and the results chart.
adder
- 涉及半加器与全加器的电路连线图模块。非语言编写。-FPGA-verilog,full_adder and half_adder.
multiple
- 常用的乘法器Verilog程序，包括原理图和仿真图片。-Verilog multiple