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FPGA读写控制sram
- 拨码开关控制读写，按键控制地址加，读出数据由数码管显示，直观展现了程序是否正确。
简易电子钟
- 使用数码管动态显示方式实现简易电子钟： 显示格式：XX XX XX XX — 时 分 秒 按reset健 初始为12:00:00 全使用verilog语言
verilog例子大全
- 包含各种verilong HDL语言的编程源代码，全加器，计数器，选择器，加法器，波形发生器等以及阻塞赋值非阻塞赋值的使用例子，七段数码管显示译码器等等
siweibijiaoqi.verilog的四位比较器
- verilog的四位比较器，两个4位二进制数的大小比较，结果输出到数码管显示,verilog comparison of the four, two 4-bit binary number of size comparison, the results output to a digital display
TLC549
- verilog TLC549AD采样程序 ，速度200K，在LED和数码管上显-verilog TLC549AD sampling procedures, the speed of 200K, in the LED and digital tube significantly
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
DF2C8_04_BEEP
- verilog实现蜂鸣器自动演奏一首乐曲，同时数码管显示当前演奏的简谱音符 符号。-verilog achieve buzzer automatically play a piece of music, and digital display notes the current performance of the musical notation symbols.
eda
- 利用ATMEL公司的QUETUSii软件编写的verilog语言程序，实现一个带复位、调整时间功能的电子钟，以数码管显示时间，调整时间时调整位闪烁-ATMEL Corporation QUETUSii using software written in verilog language program, the realization of a zone reset, adjust the time function of the electronic clock to digital disp
seg7led
- Verilog HDL源码，显示器段数码管数字累加，测试通过-Verilog HDL source code, the display segment digital tube digital cumulative, testing through
jiaotongdeng
- 1). 用红、绿、黄三色发光二极管作信号灯。主干道为东西向，有红、绿、黄三个灯；支干道为南北向，也有红、绿、黄三个灯。红灯亮禁止通行；绿灯亮允许通行；黄灯亮则给行驶中的车辆有时间停靠到禁行线之外。 2).由于主干道车辆较多而支干道车辆较少，所以主干道绿灯时间较长。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯，两者交替重复。主干道每次放行50秒，支干道每次放行30秒。 在每次由亮绿灯变成亮红灯的转换过程中间，需要亮5秒的黄灯作为过渡，以使行驶中的车辆有时间
i2c
- IIC 接口EEPROM 存取实验（verilog实现） 按动开发板键盘某个键 CPLD 将拨码开关的数据写入EEPROM 的某个地址，按动另 外一个键，将刚写入的数据读回CPLD，并在数码管上显示。帮助读者掌握I2C 的总线协 议和EEPROM 的读写方法。-verilog
VerilogHDL_code
- 几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。-Some commonly used experimental procedures for the interface code, using Verilog HDL language, including Seven-Segment LED, DIP switch, buzzer, matrix keyboard, serial, I2C, marquees
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
key_scan
- verilog 键盘扫描,数码管显示程序，没有加消抖-verilog keyboard scanning, digital tube display program, there is no increase in consumer Buffeting
StopWatch
- Verilog 编写的 秒表程序，在数码管上显示，带有清0和暂停键-Stopwatch Implemented by Verilog hdl
miaobiao
- 用VERILOG实现秒表的开发设计，(1)熟悉按键扫描、按键防抖和数码管驱动接口电路原理；(2)掌握按键扫描、按键防抖和数码管驱动接口电路设计开发；(3)掌握状态机实际应用设计。-To achieve the development of a stopwatch with VERILOG Design, (1) be familiar with key scanning, image stabilization and digital control key driver interface c
clock
- verilog hdl代码 实现显示在数码管上显示时间，日期-verilog hdl code to achieve control in the digital display shows time, date. .
SMG
- 实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
verilog状态机
- 采用Verilog语言设计一个序列信号发生器和一个序列信号检测器，二者都以状态机模式实现。序列信号发生器输出8位宽度的序列信号“10110110”，通过数码管显示出来；序列信号发生器的输出接入序列信号检测器，检测器检测当前的输入信号，若出现目标序列信号则通过蜂鸣器输出一个声响，表示检测到有效的目标信号。(A sequence signal generator and a sequence signal detector are designed using Verilog language, b
Exp_5
- 数码管动态显示，可以将输入的按键值显示在数码管上。(Dynamic display of digital tube)