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quant
- 用于FPGA的量化算法的HDL编码,包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
iquant
- 用于FPGA的反量化算法的HDL编码,包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
rle
- 用于FPGA的变长编码算法的HDL编码,包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
zigzag
- 用于FPGA的Z变化算法的HDL编码,包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。
GaussDOG
- 利用DK+Handel-C工具实现SIFT算法的前期预处理功能(高斯DOG图像序列生成)的源代码。 DK+Handel-C工具能直接把基于C语言的设计转变为优化的HDL(可以实现:C到VHDL、C到Verilog、C到EDIF等的自动生成),进而通过FPGA实现。从而保证了各种复杂的高难算法在工程应用的实时性,为许多复杂算法具体工程实现提供了重要技术手段。 源代码采用Handel-C语言编程(Handel-C由C/C++演化而来),在DK环境中运行,可以自动实现C到VHDL、C到Veri
Quartus+II+++ModelSim+SE+++后仿真+++库文件.rar
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
DDSverilog
- 基于FPGA的Veilog HDL实现代码,简单明了,希望能帮助verilog的初学者-DDS based on Verilog DHL for FPGA
Example-8-1
- 我的观点是Verilog和VHDL对于高手而言各有利弊,Verilog感觉更适合于RTL(寄存器传输级)的描述,而VHDL更适于System级的建模。 但是初学者强烈建议学习Verilog,更容易入手些,但是学习过程中一定要注意下面一点,毕竟国内外大公司现在大都采用Verilog是有其原因的。 l FPGA/CPLD、ASIC的逻辑设计所采用的硬件描述(HDL)语言是同软件语言(如C,C++等)是有本质区别的!虽然Verilog很多语法规则和C语言相似,但是Verilog是硬件描述
5-HandelC
- Handel-C语言的学习文档。Handel-C语言由C/C++演化而来,可以自动实现C到VHDL、C到Verilog、C到EDIF等转换。在DK环境中,DK+Handel-C工具能直接把基于C语言的设计转变为优化的HDL(可以实现:C到VHDL、C到Verilog、C到EDIF等的自动生成), 进而通过FPGA实现,从而保证了各种复杂的高难算法在工程应用的实时性。(Handel-C language documentation. Handel-C language by C/C++ Evolv
modelsim se 10.1a crack
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry's best HDL language simulation
uart
- 串口发送接收模块,verilog语言,可用来做hdl设计的仿真(used for test for Uart interface in FPGA)