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18_uart
- FPGA的串口程序,有串口控制器，串口发送，串口接收模块和顶层测试 模块等。-verilog code about the FPGA uart module.
18_uart
- FPGA实现uart的通信，用verilog语言编写，UART是常用的通信方式，值得学习-The FPGA implementation of uart communication, written in verilog language, uart is a common way of communication, worth learning
experiment_4_uart_communication
- 这是一个uart串口通信的代码，是基于ise运行的verilog语言，可以实现上位机和开发板的通信以及开发板显示数据并返回累加和的功能。- This is a serial code for uart communication is based on running ise verilog language, you can achieve PC and development board communications, and development boards to display
UART_VERLIOG
- verilog写的UART串口-uart write by verilog.........................................
uart16550.tar
- UART Verilog RTL Code
traffic_controller
- 一款交通灯控制芯片的verilog源码，该源码通过仿真并在FPGA上运行成功，可以实现上位机操作控制交通灯的工作模式：两相模式和四相模式。上位机操作通过串口调试助手来完成。源码中与上位机的接口采用的是UART接口。-This is a verilog code for a kind of traffic light controller. The code was simulated and verificated on FPGA. When the code works on FPGA, it
uart_fifo
- 一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。-This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.
EP1C3-uart_1_verilog
- EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-EP1C3-uart 1 verilog, implements a program
wenjian
- 异步串口通信uart Verilog语言编写-Asynchronous serial communication uart Verilog language
1-SDRAM
- 串行接口是最简单的一种通信方式，串口通信有两种方式，一种是同步串行，如SPI接口；另一种则是异步串行，即我们所说的UART。这个项目向大家展示了如何使用FPGA来模拟UART收发器。-uart fpga verilog
uart_lvds
- 在fpga平台上开发uart接口，使用verilog语言编写。-fpga for uart based on verilog
source_tx
- FPGA控制uart 串口发送，使用Verilog语言在quartus II环境下开发-uart tx FPGA verilog
UART_4
- 基于verilog的串口程序,，能够实现接受发送和串并转换，-a uart program based on verilog,it can achieve the receive,send and serial/parallel conversion
uart_verilog
- 串口逻辑的verilog实现，输入可以为字节、双字、四字-verilog code for uart
verilog_uart
- verilog编写的uart源代码，altera官方代码，已验证-verilog prepared uart source code, altera official code, verified
rs232
- verily 串口rs232代码，可参数化波特率-uart code in verilog
S8_UART_V2
- 红色飓风开发板提供uart串口程序，verilog实现，一定可以参考并使用-FPGA uart verilog
uart_tx
- 基于verilog的uart发送模块，具有可选择的奇偶校验功能，经过modelsim仿真可用。-Based on the uart verilog transmit module with selectable parity function, available through modelsim simulation.
uart_rx
- 基于verilog的uart接收模块，16倍波特率采样，具有可选择奇偶校验功能，仿真成功。-Based verilog the uart receiver module, sampling 16 times the baud rate, parity function with selectable, successful simulation.
uartfifo
- 串口通信例程，使用FIFO数据缓存。Verilog源码，基于FPGA的uart开发，加深理解。-uart communication