搜索资源列表
calculator
- 基于vhdl设计的具有加减乘除以及取余数等等运算功能的计算器,可通过键盘扫描实现输入。-Vhdl-based design has addition, subtraction, and take the remainder and so on arithmetic function calculator, can be achieved through keyboard input scanning.
AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计,并基于VHDL语言实现加减乘除功能,并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形,并下载到试验箱,用实验箱上的按键开关模拟输入,用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能,其结果简单,易于实现。-Calculator design. Using a field programmable logic d
convolution
- 卷积 严格遵守时序的一维卷积运算,用testbench测试了-convolution write a VHDL file to compute one-dimensional convolution latency 14
alu_1706_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能-VHDL modules commonly us
cpu_register_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本模块是cpu寄存器组 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能-VHDL modul
full_adder_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本文件是全加器模块 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能-VHDL modules
half_adder_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本文件是半加器模块 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能-VHDL modules
mutex_3to8_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本模块是3-8译码器(mutex_3to8) 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相关功能
S6_VHDLproject
- 常用的VHDL模块,适合VHDL入门者,本系列一共包含六个VHDL模块,本模块是计算机运算器模块(S6)实现运算器相关功能 1.算术逻辑单元(alu_1706),实现算术逻辑运算 2.CPU寄存器组(cpu_register),实现四个通用寄存器(具有读写功能),一个PC寄存器(清零,置数,加一计数,减一计数,工作使能)。 3.全加器(full_adder) 4.半加器(half_adder) 5.3-8译码器(mutex_3to8) 6.计算机运算器(S6)实现运算器相
jisuanqi
- VHDL语言编写的计算其程序,可实现简单的加减乘除运算。-Functions to achieve universal calculator
995598
- 原创代码,采用VHDL实现的64点均值滤波,实验测试过,效果良好,可轻松修改成任意点数均值滤波,采用了多点滑动运算,减小了()
crwuw
- 原创代码,采用VHDL实现的64点均值滤波,实验测试过,效果良好,可轻松修改成任意点数均值滤波,采用了多点滑动运算,减小了()