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fft_debug
- 能进行32位浮点数fft运算的VHDL描述。-can float for 32 fft Operational VHDL descr iption.
multi8x8
- 节约资源型 8位*8位 运算VHDL代码，采用串行运算，8 个时钟周期完成一次运算。QUARTUS下已验证-resource conservation-8 * 8 Operational VHDL code, using serial computation. 8 clock cycles to complete an operation. QUARTUS has been under test
banjiaqichengxu
- 用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出-VHDL design a four-parallel binary adder, requesting summand, addends and multiplications and dynamic scanning of a total of Yam Digital also showed a
calculation2
- 用VHDL语言实现0--100范围内简单计算器功能的源代码，包括加减乘除四种运算功能-VHDL 0 -- 100 within a simple calculator function in the source code. including the four arithmetic operations function
fp
- 经典的浮点运算VHDL源代码,是FPGA开发和VHDL学习的好资料!
source
- MIPS处理器VHDL代码，实现加法，减法乘除等运算，可综合，
fpga_kaifang
- VHDL编程,在ALTER的FPGA实现开方算法,完成快速开方运算
arith_lib-1.0
- 基本数学运算库 包括各种用VHDL语言描述的基本数学运算单元，瑞典联邦技术研究院（ETH）提供
microcontroller
- vhdl程序，实现了一个microcontroller,控制数据的数学运算。
shuma
- 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 \"1101101\" 时，数码管的7个段：g、f、e、d、c、b、a分
fpu
- 使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。
CPU2
- 利用VHDL编写的简单CPU程序，能进行简单的加减运算，有运算结果截图的
Float
- 用VHDL语言在CPLD／FPGA上实现浮点运算，资源多多共享,不亦乐乎!
VHDLCPLD
- 用VHDL语言在FPGA上实现浮点运算,大家共享
fudian
- 将浮点运算用VHDL语言转换为整形运算，很实用啊！
cpu
- 实现了CPU的基本功能，含加减乘除等运算的实现，VHDL版
alu181
- alu运算器vhdl代码，介绍了16中运算方法，可用于cpu的设计中
div_aegp
- 用VHDL语言实现的除法器，可以处理非整除运算。精度0.004
jfqs_multiplier
- 使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现
Mean_64
- 原创代码，采用VHDL实现的64点均值滤波。实验测试过，效果良好。可轻松修改成任意点数均值滤波。采用了多点滑动运算，减小了输出延时，最大为3个时钟延迟。可用于AD采样后的滤波处理。