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beipin
- 倍频出200M时钟,对输入脉冲进行计数测量时间间隙-produce 200M clock,count the input pulse
lcd_driver
- 用FPGA控制12864液晶输出时钟信息 很好 可以根据自己的需要更改 -12864 LCD control with FPGA clock output information can be very good according to their need to change the
s7enable_send0x55_UART_9600
- 最简单的UART发送程序,vhdl编写,系统时钟40M,波特率9600,外Load有效(一个高脉冲)即向PC发送一个字节0X-UART to send the simplest procedures, vhdl prepared, the system clock 40M, baud rate 9600, outside the Load effective (a high-pulse) to the PC sends a byte 0X55
clk_div
- Clock devider in VHDL code
example1
- 本例程属于独立实验,主要是让大家熟悉一下VHDL 语言基本语法,这是比较简单的 程序了。实现一个将时钟信号clk 十分频的功能,可以通过波形仿真来看效果。 波形仿真的过程可以参考视频“波形仿真.exe”文件,有比较详细的操作方法。其实 在例程的项目中已经包含了波形仿真文件,大家可以直接仿真,观察结果。 -This routine is an independent experiment is designed to allow you familiarize yourself
micro
- 16 cpu design VHDL source code, including alu, clock, memory and other parts of the design
DS1302
- 本代码是控制DS1302的VHDL代码,浅显易懂,方便修改,注意看data sheet,保证时钟和各个延迟满足要求即可-This code is to control the DS1302' s VHDL code, easy to understand, easy changes, note the data sheet, ensure the clock and can meet the requirements of the various delays
clock
- 这是一个时钟的VHDL的源程序,里面包含有源程序,还有工程文件对大家很有帮助-This is a clock VHDL source code, which contains the source code, as well as engineering documents helpful to everyone
uart_test_ok_921
- 一个简单的uart 源码,接收一个字符并发回,通过测试,可以使用的,输入时钟12mhz,发送速率96-A simple uart source code, receiving a character and send back through the test, can be used, input clock 12mhz, sending rate 9600
signal_output
- 本文件是可以直接使用下载到FPGA里面使用,里面包含时钟分频电路,串并转换和并串转换电路,多通道信号加权的乘加电路等。-The document may download to FPGA chip to complete the clock divider,serial-to-parallel,parallel-to-serial,and multiple-add circuit for multiple channels weight calculation
VHDL_for_clock
- 基于VHDL语言的数字钟设计,附有完整的程序代码,并有仿真结果。-VHDL-based digital clock design, with a complete code, and have the simulation results.
DIGITALCLOCK
- 电子时钟,驱动8个数码管显示,带设置功能-Electronic clock, drive 8 digital tube display, with set functions
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号,这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后,若这组码与检测器中预制的码相同,输出为A,否则输出为B。序列检测I/O口的设计如下:设Din是串行数据输入端,clk是工作时钟,clr是复位信号,D是8位待检测预置数,QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
time
- 电子钟实现 包含数字跑表 万年历 设置三个闹钟 时间,日期调整-Clock to achieve with digital stopwatch calendar set three alarm time, date, adjust
crc8
- 8bit CRC码生成器vhdl 代码,延时一个周期CRC码有效。-8bit crc code genergator,after delay one clock,crc code valid
vclock
- developing the real time clock using vhdl
digital_seven_segment_clock
- digital seven segment clock
clocktest.vhdl
- 时钟测试,vhdl,四位状态灯的转换,有复位信号-Clock test, vhdl, four status lights conversion, there are reset signal
digitalclock
- 数字电子钟,24时制计时,带有调时功能,对分秒时分别进行调整。-Digital electronic clock, 24 when the system time with when the transfer function, minutes and seconds, respectively to adjust.
lab8
- 此實驗中我們將量 測人的反應時間,由於人的反應時間遠比起內建CLOCK的週 期長的多,因此要對CLOCK做除頻的動作方可適用,並方便 於計數 器的計算與 七段顯示器的呈現。實驗內容為,當看到LED亮 起時,立 即做出反應將計數 器停 下,並顯示出當時計數 器之時間。計數 器以兩 位數 BCD counter來 實現並將結果 顯示於七段顯示器上。-Vo