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clock
- 用vhdl 实现数字时钟功能，基于fpga实现-Digital clock using vhdl function, based on fpga implementation
electronic-clock
- 数字电子钟是数字电路中的一个经典学习内容。我们选用电子钟作为最后结课项目的目的，是为了学习verilog语言、FPGA的基本知识、由顶层至底层的设计思路。-VHDL source code for electronic clock design to share
vhdl
- 基于FPGA的实现一个电子时钟的VHDL语言-digital clock design with VHDL
digital-clock-based-on-FPGA
- 基于ＦＰＧＡ的数字钟设计，编程语言是VHDL，编程环境是Quartus-digital clock based on FPGA
digital-clock
- VHDL语言的数字时钟的设计，用于FPGA的数字时钟的设计。-VHDL language digital clock design, FPGA for digital clock design
FPGA-based-multi-Divider
- 分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
vhdl-clock-with-vga-output-for-Nexys-2
- Vhdl code for a working digital clock which can be displayed on a vga screen. The clock can be set using a single pushbutton. This project was written for nexys 2 board but can be easily ported to any other fpga using vhdl.
clock
- vhdl语言实现的时钟功能的quartus工程。在FPGA上运行可以得到时钟效果，并有调节功能。-vhdl language to achieve clock quartus project. Can get the clock running on the FPGA results, and regulatory function.
CLock
- 电子时钟VHDL实现，包括调整时间，闹钟功能-Digitai clock based on FPGA in VHDl
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状
clock1
- 该代码实现的是使用VHDL语言编程实现的FPGA上的时钟分频。通过修改代码中的参数改变FPGA的输出时钟频率。-The code implements the VHDL language programming on the FPGA clock divider. Changed by modifying the parameters in the code of the output clock frequency of the FPGA.
FPGA---Electronic-clock
- FPGA中用VHDL编写24小时普通电子时钟，可实现复位，程序整体写成，没有用到例化语句。-Electronic clock
CLK_DIV
- 时钟变化的VHDL语言，应用fpga仿真。-VHDL of clock
FPGA
- 数字钟，实验程序描述，vhdl语言描述，看电视剧广发卡三季度发卡了-Digital clock, experimental procedures described, vhdl language descr iption, watching TV wide hairpin hairpin three quarters of the
digital-clock
- 基于FPGA的数字时钟设计，时钟可以按设定好的时间进行自动计时，FPGA板子上可以显示相应的时钟数字，是数字电路课程的一个课程设计，也是对于VHDL语言的一个熟悉过程.-FPGA-based digital clock design, the clock can be a good time to set automatic timing, FPGA board clock can display the corresponding figure is a digital circuit des
cnt60
- 60秒加一计数器，实现0到59秒计时。可以参照此例编写一个FPGA时钟，代码用VHDL编写。开发环境为quertues ii9.1.-60 seconds with a counter, to achieve 0 to 59 seconds. Can refer to this case to write a FPGA clock, the code written in VHDL. Development environment for quertues ii9.1.
digital-clock
- 用FPGA实现数字钟功能，用VHDL语言编写，含有课程设计报告-FPGA digital clock
VHDL
- FPGA开发板使用的一些实例，包括乐曲演奏器、1602液晶的多屏使用、液晶显示汉字、时钟。-Some examples of the use of FPGA development board, including the music player, the use of multi-screen LCD 1602, LCD characters, clock.
CLOCK-CODE-VHDL
- VHDL源码程序，功能完整的时钟电路代码-using ALTERA s FPGA design, QUARTUS software development platform.VHDL CARD,
FPGA
- 数字钟的VHDL语言程序，包含了好几个模块，是毕业设计的优秀程序，值得下载！-VHDL language program of digital clock, contains several modules, is an excellent program, graduation design is worth to download!