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MUL_Float_IEEE_754
- IEEE754 floating point mul
AN496_Internal_UFM_Oscillator_Altera_MAX_II_CPLD_D
- 这是一个关于晶震的一个verilog 源代码,希望对新手有用
Booth_encoder
- 为提高乘法运算速度本设计采用Booth算法，Booth编码算法的优点有两个：一是减少了部分积的个数；二是可同时适用于有符号数运算和无符号数运算。
wavelet_lifting_pld
- 小波提升Verilog代码，运行于quartusⅡ开发环境。
mutip
- 16位乘法器 16位乘法器
time
- 多功能数字时钟设计的源程序,可以实现计时\\闹钟\\鸣笛等基本功能.
fsm_cal
- 用状态机实现一个逻辑运算单元,该逻辑运算单元拥有常规的计算功能.状态机保证层次清晰,用门级电路搭建而成,可以直接综合并且流片.
kbg
- 一个基于FPGA的游戏,其中包含多个项目,有吃豆子,可以连接到LCD的显示输出.该源码用xilinx的ise仿真综合成功,并且用spartan3开发板测试.可以有2个人在键盘上对弈.
uart
- vhdl语言编写的实现uart协议的程序,用于rs232电气接口程序开发.支持比特率从2400-115200.
Dual_port_RAM
- Verilog语言实现的算端口模块（Dual_port_ram)
signal
- 产生sinx＋cosx波形 用于正交调制得测试信号 一次输出正交和同相分量 verilog语言
NRZ_2_Manchester
- NRZ码到Manchester转换器 verilog
BCD_2_EX3
- BCD码 TO 余3码 转化器 Verilog
an494_design_example
- I2C to GPIO Port expander的Verilog HDL 程序原码，直接可在Quartus环境下运行。
429_enc_dec
- Quartus开发环境下开发的Arinc 429总线收发器工程，由于产权问题，提供的程序有删减，标号未尽规范。
xulieji
- 在FPGA上实现序列机 用的是Altera公司的DE1板子
uart
- this a Uart source code using Verilog.
Source
- I2C总线的verilog实现，包括主模块和几个子模块，已仿真实现
clk_rst
- 时钟和复位模块的仿真程序设计，用Modelsim仿真
digital_verilog
- digital phase_division Verilog