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shift-mul
- 在算法级对用多进程实现移位加法器，已经验证
Verilog_example
- 本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。 ，对于硬件设计初学者来说有一定的参考价值。
eda
- 用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
20062495959
- 时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器
070624
- 时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器
trueif
- 一个超前进位加法器（及其testbench) .v文件
add_overflow
- 一个带overflow功能的加法器的实现，采用Matlab+Simulink
add_rounding
- 一个基于Matlab+Simulink的带Rounding功能的加法器实现
complex_add
- 一个基于Matlab+Simulink的复数加法器实现
flowadd
- 两个浮点数相加的加法器，使用verilog编写
32_bit_cpu
- 两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
VHDL-ADDER
- VHDL的N位加法器，非常的好用，经过仿真验证的！
CNT60
- 60进制加法器 本人自己编的，已通过老师检验，如有不足之处请多多指教
yyxsdxs
- 本程序是采用数据结构的算法实现一元稀疏多项式加法器的功能
biaojueqi
- 最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述
jian2
- 1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。
EmpAdmin
- 一个简单的算法加法器-a simple algorithm Adder
brentkung_adder
- Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
bcd2
- 二位BCD码加法器 加数与被加数都是2进制。输出和为10进制。 结果显示在LED上。