搜索资源列表
RS_BCH_decode
- 这是对于RS和BCH进行译码的matlab实现-This is for the RS and BCH decoding for the Implementation of Matlab
ReedSolomon
- 该文件包含RS码编译码的相关资料和两个版本的C源码，对进行RS编码和译码的同仁希望有帮助
RS_BCH
- RS码和BCH码译码的MATLAB源文件，可以作为C代码的参考
RSCodecSim
- 包括RS码的编码,硬(BM)/软(KV)译码,AWGN信道调制解调仿真. 具体采用何种编译码方案和调制解调方式可在Profile.txt文件中指定(内有详细说明). 且扩展性极好,容易向其中加入新的调制/解调函数和编/译码函数(具体说明今后会补上)
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- 基于FPGA自适应高速RS编译码器的IP核设计
rs7679
- 本文章，介绍了RS码的具体译码算法。并揭示了其软件实现的方法。
RS_CODEC
- 该程序是RS编译码器的MATLAB仿真程序，里面有对程序的详细说明和解释。包括编码算法和译法算法的原理，流程以及代码实现。对掌握RS码有非常好的学习价值。
实用verilog代码（乘法器，触发器,FIFO等）
- 本文件包含一些实用verilog程序代码，包括乘法器，除法器，伽罗瓦域乘法器，CORDIC数字计算机的设计，异步FIFO设计，伪随机序列应用设计，RS(204,188)译码器的设计，都是可综合的。对研究这部分的朋友有一定的帮助。
rs255_239
- RS编码译码 及相关函数设计 实现（255,239）-rs encode and decode
rsm
- RS编码与译码程序具体的实现MATLAB实现-RS encoding and decoding process to achieve a specific realization of MATLAB
74LS90
- 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-Learning digital circuits in the basic RS flip-flops, monostable multivibrator, clock generator and counting, decoding display unit integrated circuit applications.
dianzsz
- 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-Learning digital circuits in the basic RS flip-flops, monostable multivibrator, clock generator and counting, decoding display unit integrated circuit applications.
RSencode
- 基于FPGA的RS编译码器实现 我是新手 刚学的写的很简单的代码 -FPGA implementation RS codecs
sheji2
- 一个秒表的硬件设计，学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the RS flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
81404626rs.bm
- 实现rs编码的仿真程序，包括编码和译码部分。-failed to translate
AWGN_RS
- 高斯信道下采用RS 卷积码，译码时采用软硬两种判决方法对误码率进行仿真，利用simulink搭建模块，在利用m文件编程调用产生最终结果。-The paper use the RS code in AWGN.And two different of demodem way are used in it.
RS_c
- RS编译码的c语言实现 该文介绍了码的基本原理以及编码的硬件实现电路, 并结合课题详述了其用语言实现的编译码过程-RS encoding and decoding of the c language code to achieve the paper describes the basic principles, as well as hardware encoding circuit, and its connection with the topic in detail the lang
CS5460A
- 其中起始码和结束码表示控制命令的起始与结束。当设备在RS-232总线上捕捉到数据FFH时，表示后续有控制命令写入，当接收到数据AAH后，表示接收到的控制字已经结束且完整有效。中间四个字节分别代表设备的地址、指令类型、指令参数1(OPT1)和指令参数2(OPT2)。设备在对这四个字节的内容进行译码后执行相应的操作-整有效。中间四个字节分别代表设备的地址、指令类型、指令参数1(OPT1)和指令参数2(OPT2)。设备在对这四个字节的内容进行译码后执行相应的操作
T6963For24064
- 其中起始码和结束码表示控制命令的起始与结束。当设备在RS-232总线上捕捉到数据FFH时，表示后续有控制命令写入，当接收到数据AAH后，表示接收到的控制字已经结束且完整有效。中间四个字节分别代表设备的地址、指令类型、指令参数1(OPT1)和指令参数2(OPT2)。设备在对这四个字节的内容进行译码后执行相应的操作-整有效。中间四个字节分别代表设备的地址、指令类型、指令参数1(OPT1)和指令参数2(OPT2)。设备在对这四个字节的内容进行译码后执行相应的操作
verilogRS
- 该文件为基于fpga的RS（204.188）译码器的verilong源代码，使用的Quartus II的开发环境，已经通过编译，需要者可以自己下载在编译简历工程使用-The document is based on fpga' s RS (204.188) decoder verilong source code, use the Quartus II development environment, has been compiled by the need to download th