搜索资源列表
i2c
- i2c从机可综合verilog代码,并包含简单主机,寄存器组。-i2c slave synthetic behave verilog code, including simple master and registers.
VendingMac
- Verilog实现的自动售货机,使用有限状态机进行处理。包括Modelsim和Spnplify的综合工程。-Verilog realize vending machines, using a finite state machine for processing. Including integrated engineering and Spnplify of Modelsim.
delay_add
- 利用Vivado高层次综合实现的用HDL语言描述的时序的delay函数-realize a delay function, which is described by the Verilog, by Vivado
i2c_src
- 自己写的i2c master程序,verilog实现,综合可用,配置好参数自动完成I2C数据传输。 -i2c master program by myself, verilog achieve,synthesis available, configured parameters automatically I2C data transfers.
rc4_crypt
- 自己写的rc4加解密算法部分的verilog代码,可综合,供大家参考-Write your own encryption algorithm verilog codes rc4 section can be integrated, for your reference
GMSK
- GMSK文件里面是一些关于GMSK和直接序列扩频综合实现的论文,包含MATLAB和Verilog实现方法。 GMSK_matlab文件里是GMSK调制和1bit差分解调的MATLAB实现程序。里面有信噪比为-10~12dB时,运行好的误码率数据mat文件,可直接出图。-GMSK file includes the paper about GMSK modulation and demodulation. GMSK_matlab file includes the matlab code
ahb_verilog_design
- 代码为ahb interface ,用verilog编写的,包括仿真和综合。-Code for the interface AHB, written in Verilog, including simulation and synthesis.
gpio-master
- 基于WISHBONE总线接口的GPIO模块verilog代码实现,包含详细GPIO定义文档,testbench,RTL仿真与综合环境-WISHBONE interface to GPIO verilog code, GPIO define, RTL sim, syn
aes_encryption
- AES 加密算法, 可综合的 verilog代码-AES encryption algorithm, synthesizable verilog codes
snake
- 自己写的verilog贪吃蛇程序,使用vivado2015.2软件编写综合的,硬件平台是xilinx的basys3平台,当检测到碰撞时,led灯会亮起-Write your own verilog Snake program, using the software to prepare a comprehensive vivado2015.2, the hardware platform is the basys3 xilinx platform, when a collision is det
20161122_ff
- MD5认证部分的第一轮中包含F函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-MD5 authentication part of the first round contains an F function of the operation of the FPGA implementation of the source code, using Verilog, integrated in the Quartus II
20161122_gg
- MD5认证部分的第二轮中包含G函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-FPGA contains one operation in the second round of the G function MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
20161203_hh
- MD5认证部分的第三轮中包含H函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-FPGA third round included H functions in one operation MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
20161203_ii
- MD5认证部分的第四轮中包含I函数的一次操作的FPGA实现源代码,采用Verilog,在Quartus II上综合-The fourth round MD5 authentication section contains FPGA one operation I Functions of the source code, using Verilog, synthesis in Quartus II
FPGA--study
- FPGA学习的电子课件,PPT最全版,讲述详细,其中第八章还有对应工程的Verilog 代码便于实现调试与设计,并且是都是高级项目,多模块综合形成-FPGA electronic learning courseware, PPT most complete version, about the details, which also corresponds to Chapter VIII of engineering Verilog code debugging easy to implemen
fpga
- 有关FPGA的好多资料的综合汇总,包括夏宇闻-Verilog经典教程,Verilog-testbench的写法,Altera+FPGA/CPLD设计高级篇,Altera+FPGA/CPLD设计基础篇等好几本书,超值-A comprehensive summary of a lot of information about FPGA, including Xia Wen-Verilog classic tutorial, Verilog-testbench writing, senior Alte
FPGA_AND_ASIC
- 首先要知道自己在干什么?数字电路(fpga/asic)设计就是逻辑电路的实现,这样子说太窄了,因为asic还有不少是模拟的,呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉),或者硬件描述语言(Verilog/VHDL)来实现,或许你觉得这太简单了,其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图,触发器状态推倒公式而感到迷惑,但是其实有一点可以放心的是,实际设计中只要求你懂得接口时序和功能就可以了,用不着那么
lab1 Vivado Design Flow
- 适用于对verilog语言的初步学习,本文本就对RTL的编写,功能仿真,实现,布线,综合,以及生成比特流等环节进行了初步的描述。适合初学者学习。(For the preliminary study of Verilog language)
071162程序
- 设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,开关K1控制定时器的直接复位/启动计时,开关K2控制定时器的暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光二极管指示。 (4)输入时钟脉冲的频率为50MHz。 (5)用Verilog HDL语言设计,用Modelsim软件做功能仿真,用Quartus II综