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sd_audio_aic23
- SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C，Quartus中将CS置低（器件地址0011010）。 2、数字音频接口使用了组件FreeDev_aic23,有三种测试和应用 模式，中断结合DMA方式能在NIOS II中采集和发送数据。中断信号 产生于模块中FIFO缓冲区的半满信号，读取数据端口自动清除中断 请求信号。 3、I2C IP 和FreeDev_aic23 IP分别在Qu
C6713_AD_huibian
- dsp c6713汇编程序。内涵：AD采样，数据处理，乘除，开放运算，fir运算，FIFO输出 对学习6713芯片汇编和了解c6713芯片有帮助-dsp c6713 assembler. Content: AD sampling, data processing, multiplication and division, open computing, fir operations, FIFO output of the learning and understanding c6713 67
FIFO_counters_VHDL.rar
- FIFO和计数器以及时钟控制，用于程控交换机教学，与DSP和ADDA芯片配合完成程控交换机功能,FIFO and counters and clock control, program-controlled switchboard for teaching, with the DSP and complete ADDA chip with program-controlled switchboard function
2812dsp-Sci
- 这是一个基于DSP2812的串口通讯下位机程序,通过该程序可以实现和上位机通讯,将上位机的数据读入,设置电机的转矩和转速.挺好的一个程序,供参考.-This is a serial communication based on the DSP2812-bit machine under the procedures, the adoption of the procedures can be achieved and the host computer communications, will
ttt
- 主要完成FIFO与DSP的接口，实现DSP与FIFO的接口控制-Completed for FIFO interface with the DSP, DSP and FIFO interface to achieve control
FPGA_FIDOandSPI
- 在FPGA中建立一个FIFO可用宇内部传输测试使用，也可以用于两个单片机之间的数据传输，同时还上传了基于DSP的SPI设置的FPGA源码-Create a FIFO in the FPGA internal transmission test using the available buildings, can also be used for data transfer between two microcontrollers, but also upload a set of DSP-bas
F2812_SCI03
- F2812 SCI （CCS3.3开发环境下）采用收发FIFO中断方式与PC机串口调试助手实现收发数据。 功 能：使用SCIA模块和PC机进行串口通信，等待PC机上的串口调试软件向DSP发送"hellodsp"，DSP接收到上位机发送的数据之后，将这些数据发回PC机，显示在串口调试软件中。 说 明：本实验中SCIA模块的发送和接收采用FIFO的中断方式实现，空闲线模式波特率为19200，通信数据格式为1位停止位，8位数据位，无校验位-F2812 SCI receive and send FIFO
3.6.1-USB
- 这是我们学校的DSP实验箱5502的USB实验的程序,保证可以用,功能很全,在网上你觉对找不到这么好的程序,它采用了Cypress公司的CY7C68001芯片实现USB 2.0接口,能实验USB 寄存器的读／写,对 USB 的配置,对 USB 的 FIFO 的操作,对 USB 的 Setup包的操作；对 USB 的 Endpoint0 的操作.-This is our school s DSP 5502 kit s USB test program, to ensure that you can
eetop.cn_emif_brg
- fpga与DSP通过emif接口通信，fpga内部通过fifo进行数据缓存-fpga with the DSP through emif interface communication, fpga internal data cache by fifo
SCIFIFOINTtext2
- 本程序是上位机与DSP通讯，DSP以FIFO的接收中断方式接收上位机的数据，再将数据发回给上位机-This procedure is the communication between PC and DSP, DSP receiver FIFO interrupt to the host computer receives the data, then the data is sent back to the host computer
myuart
- 使用verilog语言编写的异步串口模块，带有16级深的FIFO，它与DSP28335的SCI相似，可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路-Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and
scibreakfifo
- DSP F2812 sci的FIFO中断模式收发数据-DSP F2812 sci send and receive data in the FIFO interrupt mode
exercise3
- 用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。-Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modul
FPGA2-DSP2-EDMA
- 例程是FPGA通过EMIF给DSP发送数据，里面包含了一个简单的状态机和一个基于IP核的fifo，适合初学者-Routine is the FPGA to send data to the DSP via EMIF, which contains a simple state machine and an IP-based core fifo, suitable for beginners
FPGA_emif
- 接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif