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- 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
50vvoltmeter
- 通过外部的键盘可以对系统进行复位控制和显示档位选择，不同的档位选择不同的输入电压范围（0~5、5~50）。 （1）控制部分：采用FPGA为控制核心 （2）AD转换部分：采用逐次逼近（比较）型AD转换器ADC0809； （3）显示部分：采用液晶LCD显示
VHDL
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。
06-50.zip
- PAL decoder, spartan 3 FPGA,PAL decoder, spartan 3 FPGA
TechXclusives-GetYourPrioritiesRight
- Xilinx FPGA make 50 smaller-Xilinx FPGA make 50 smaller
VHDL_fre_div
- 使用VHDL进行分频器设计 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设 计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过Synplify Pro或FPGA生产厂商的综合器进行综合，形成可使 用的电路，并在ModelSim上进行验证。-For crossover design using VHDL This paper describes the use of ex
FPGA
- FPGA 时钟分频器，包括偶数分频和奇数分频两种，本程序占空比为50-FPGA clock divider, including even and odd frequency division two, 50 duty cycle of the program
FPGA_IO
- Experience counts – especially when engineering the right FPGA solution. And with more than 50 years of experience, Acromag can help you reduce your costs and increase your productivity.-Experience counts- especially when engineeri
sin_50Hz
- 基于FPGA的50Hz的正弦波的产生，verilog语言-FPGA-based 50Hz sine wave generation, verilog language
mkjpeg.tar
- 用FPGA实现的JPEG编码器，可以直接使用，内含完成说明文档，经过验证无误。-• JPEG baseline encoding JPEG ITU-T T.81 | ISO/IEC 10918-1 • Standard JFIF header v 1.01 automatic generation • Color images only (3 components, RGB 24 or 16 bit, YUV input) • T
Verilog_div_frequency
- 本文使用实例描述了在 FPGA/CPLD 上使用 Verilog进行分频器设计，主要包括50 占空比的奇数分频. -This article uses the example describes the crossover design using Verilog in FPGA/CPLD, including the 50 duty cycle odd divider
VHDL-divider-design
- VHDL分频器设计，本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。-VHDL divider design, this article describes use cases, including even divide, non-50 duty cycle and 50 duty cycle odd divider, half integer (N+0-cr
EP3C16_Nios_TCS320
- 基于EP3C16的颜色传感器TCS320 Nios实验，程序运行后TCS320将会在OUT管脚 输出占空比为50 的方波信号。-A experiment about color sensor TCS320 based on FPGA（EP3C16）。
projet
- Nous nous proposons de construire un système d’acquisition à partir du « SPARTAN 3A FPGA starter kit board » de XILINX et des périphériques de cette carte dans le cadre du TP « acquisition de données » . Le kit comprend un ADC deux vo
am
- 基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.-Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the butt
fenpin
- fpga的分频器，占空比为50 ，输出方波，同步脉冲-fpga divider, 50 duty cycle, the output square wave, the sync pulse
Frecuency-Divisor
- This code Use the 50 Mhz clock of BASYS 2 FPGA to generate a frecuency divisor (choose the div value using FPGA Switches). The result is shown in two leds to compare, one have a frecency fixed (with out div ) and the secon led showm the div selected
Prescaler-to-use-VHDL-design
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
autoseller
- 设计FPGA模块模拟自动售货机的工作过程，功能如下（1）售货机有两个进币孔，一个是输入硬币，一个是输入纸币，硬币的识别范围是5角和1 元的硬币，纸币的识别范围是1 元、5 元，10 元，20 元，50元，100元。乘客可以连续多次投入钱币。（2）顾客可以选择的商品种类有16种，价格分别为1-16元，顾客可以通过输入商品的编号来实现商品的选择。即有一个小键盘（0-9按键）来完成，比如输入15时要先输入1，再输入5。（3）顾客选择完商品后，可以选择需要的数量。然后可以继续选择商品及其数量，每次可以选
autoseller
- （1）可以输入硬币和纸币， 硬币的识别范围是5角和1 元的硬币，纸币的识别范围是1 元、5 元，10 元，20元，50元，100元。可以连续多次投入钱币。 （2）可以选择的商品种类有16种，价格分别为1-16元，顾客可以通过输入商品的编号来实现商品的选择。 即有一个小键盘（0-9按键）来完成，比如输入15时要先输入1，再输入5。 （3）顾客选择完商品后，可以选择需要的数量。每次可以选择最多三个商品。然后显示出所需金额和已投币总币值。在投币期间，顾客可以按取消键取消本次操作，钱币自动退出。((