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搜索资源列表

  1. DCT_vhdl

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  2. IDCT-M is a medium speed 1D IDCT core -- it can accept a continous stream of 12-bit input words at a rate of -- 1 bit/ck cycle, operating at 50MHz speed, it can process MP@ML MPEG video -- the core is 100% synthesizable-IDCT-M is a medium speed
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:10.48kb
    • 提供者:陈朋
  1. RTOSICCAVR

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  2. UCOS/II for ICCAVR - The version of UCOS/II is 2.04 - the original port was done by Ole Saether for the IAR compiler. Jens E. Holtegaard ported one version using ICCAVR. Joerg Meyer did another port (using Jens port as a start?). This
  3. 所属分类:uCOS开发

    • 发布日期:2014-01-15
    • 文件大小:196.2kb
    • 提供者:zhjol
  1. Micro-program

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  2. 微程序控制电路是CPU 控制器的核心电路,控制产生指令执行时各部件协调工作所需的所有控制信号,以及下一条指令的地址。微程序控制器的组成如图6-12 所示,主要由三个部分组成,分别是微指令控制电路、微地址寄存器和微指令存储器lpm_rom 其中微指令控制电路用组合电路对指令中的1[7..2] 、操作台控制信号SWA 和SWB 的状态、状态寄存器的输出状态FC 、FZ ,产生微地址变化的控制信号,实现对微地址控制:微地址寄存器控制电路的基本输入信号是微指令存储器的下地址字段M[6..1] ,同时还受
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-09
    • 文件大小:2.47mb
    • 提供者:623902748
  1. interweave_1

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  2. 用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入,按列读出的方法实现。主要包括:信源信号产生(20位的m序列),交织器,解交织器。为实现流水线的操作,采用了两个交织器和两个解交织器,当一个写入数据的时候,另一个读出数据。-Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with by line write, read out by colu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:36.37kb
    • 提供者:李修函
  1. DOC_V1.1

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  2. 松翰子程序库,@DAA 实现DAA 指令 ADD_BCDINC n 字节压缩BCD 加1 MOV_BCD1W n 字节压缩BCD 左移1 位 ADD_BCDNB n 字节压缩BCD 加法 SUB_BCDNB n 字节无符号压缩BCD 减法 MUL_BCDNB n 字节压缩BCD 乘法 DIV_BCDNB n 字节压缩BCD 除法 CHA_NHEXTOMBCD n 字节的HEX 码转换为m 个字节的压缩BCD 码 CHA_1HEXTO2WBCD 1 字节HEX 转换
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:163.15kb
    • 提供者:向常俊
  1. Wireless remote control system for towercrane base

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  2. W ireless rem ote control system for tower crane based on M SP430 and nRF905:介绍了一种基于无线遥测技术的塔吊遥控系统,该系统以MSP430超低功耗l6位微控制器和无 线收发芯片nRF905为核心。系统采用软件编码和硬件译码的方式提高了系统的抗干扰能力,系统发 射器采用定时扫描、接收器采用无记忆输出控制方式,提高了系统可靠性,该系统可广泛应用于塔吊等 一般的工业遥控系统中。-W ireless rem
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2012-12-29
    • 文件大小:182.01kb
    • 提供者:xx
  1. BFL_Encode

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  2. 将宽度为width位的并行输入数据按BiΦ-L码(曼彻斯特码)方式进行编码后串行输出,输出数据的宽度为(2*width),BiΦ-L码是PCM码的一种,常用的PCM编码方式有:NRZ-L,BiΦ-L和BiΦ-M三种-The width of the parallel-bit width input data by BiΦ-L code (Manchester code) way encoded serial output, the output data width (2* width), Bi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.12kb
    • 提供者:贺明辉
  1. shifter

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  2. 移位运算器SHIFTER 使用Verilog HDL 语言编写,其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路,在J钟信号到来时状态产生变化, CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态,具有数据装入、数据保持、循环右移、带进位循环右移,循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入,通过键5 产生高低电平M 控制工作模式, M=l 时带进位循环移位,由键8 控制CO 为允许带进位移位输入,由键7 控制:S 控制移位模式0-3 ,由键6 控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:126.25kb
    • 提供者:623902748
  1. Quartus

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  2. 1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能-1. Seven-Segment LED Decoder 2.4 M 3.4 people voting machine counters ~ with addition and subtraction and by-bit binary function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:689byte
    • 提供者:胡志伟
  1. TM7710

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  2. 24位AD芯片TM7710 演示程序 *单片机型号: STC5624AD *晶 震 : 12M-24-bit AD-chip microcontroller TM7710 demo program* Model: STC5624AD* Jing Chen: 12M
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:72.04kb
    • 提供者:马先生
  1. m

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  2. 由20位移位寄存器线性反馈产生的m序列的vhdl代码-20-bit shift register linear feedback sequence generated vhdl code m
  3. 所属分类:VHDL编程

    • 发布日期:2013-04-08
    • 文件大小:2.51kb
    • 提供者:李修函
  1. bit-clock

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  2. m sure you ve seen analog clocks, digital clocks and maybe even binary clocks! Traditionally, analog clocks (or watches) display time by a continuous motion of two (hour, minute) or three (second) rotating pointers pointing to numbers arrayed on a c
  3. 所属分类:SCM

    • 发布日期:2017-04-01
    • 文件大小:6.63kb
    • 提供者:ishan
  1. EDA2

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  2. 模可变计数器的设计:设置一位控制位M,要求M=0,模23计数;M=1,模109计数;计数结果用动态数码管表示。-Die Variable Counter Design: Setting a control bit M, requires M = 0, module 23 counts M = 1, module 109 counts count the results of dynamic digital control said.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:157.5kb
    • 提供者:周旋
  1. count

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  2. 设置一位控制位M,要求M=0:模23计数;M=1:模109计数;计数结果用两位静态数码管显示,显示BCD码; -Setting a control bit M, requires M = 0: mode 23 counts M = 1: model 109 counts counting results with the two of static digital display to show BCD code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:206.8kb
    • 提供者:sxh
  1. 4v2

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  2. ENTITY maj IS PORT(a,b,c : IN BIT m : OUT BIT) END maj --Dataflow style architecture --Behavioural style architecture using a look-up table ARCHITECTURE using_table OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VEC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:134.07kb
    • 提供者:赵中原
  1. count

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  2. 模可变计数器设计 (1) 设计设置一位控制位M,要求M=0:模23计数;M=1:模109计数。 (2) 计数结果用静态数码管显示,显示BCD码。 (3) 给出此项设计的仿真波形 -Variable counter mold design (1) design set a control bit M, requires M = 0: mode 23 count M = 1: mode 109 count. (2) counts with static digital dis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.52kb
    • 提供者:guo
  1. Multiplier-shifter-design-tradeoffs-in-a-32-bit-m

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  2. excellent paper which is about the design of MIPS Architecture in the field of computer science and technology
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:729.44kb
    • 提供者:trial6
  1. m-operand-n-bit-adder

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  2. n bit m operand adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.14kb
    • 提供者:isnehil
  1. qpsk.m

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  2. qpsk modulation rayleigh channel and bit error performance-qpsk modulation rayleigh channel and bit error performance
  3. 所属分类:DSP program

    • 发布日期:2017-04-11
    • 文件大小:756byte
    • 提供者:krishnan
  1. m

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  2. 单片机8位数据转换成16位曼彻斯特编码,应该正确网上查的-Single-chip 8-bit data is converted into 16 Manchester
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:3.47kb
    • 提供者:wanglipeng
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