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  1. costas的verilog程序

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  2. costas的verilog程序,包含乘法器,DDS,鉴相器,环路滤波器等模块-costas the verilog program, including multipliers, DDS, phase detector, loop filter modules
  3. 所属分类:VHDL编程

    • 发布日期:2012-10-23
    • 文件大小:5.82kb
    • 提供者:潇潇
  1. avrx

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  2. 血凝仪检测系统,硬件电路部分由正弦波产生模块、前级放大与滤波模块、检测线圈、锁相环同步检波模块、后级平滑滤波与放大模块、AD转换器、线圈驱动模块、单片机模块等部分组成。-Coagulometer detection system, the hardware circuit sine wave generated by the module, pre-amplification and filtering module, detection coil, phase-locked loop sync
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-29
    • 文件大小:93.09kb
    • 提供者:韦编三绝
  1. dpll

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  2. 基于Verilog的数字锁相环。包括三个模块,数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成-Verilog-based digital PLL. Consists of three modules, the digital phase detector DPD, digital loop filter DLF, digitally controlled oscillator DCO three parts
  3. 所属分类:VHDL编程

    • 发布日期:2013-10-27
    • 文件大小:653.2kb
    • 提供者:栾帅
  1. ADF4157

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  2. ADF4157是ADI公司出品的一款锁相环芯片,它含有一个鉴相器,一个电子泵,一个sigma delta 分频器-ADI Corporation ADF4157 is a production of the chip phase-locked loop, which contains a phase detector, an electronic pump, a sigma delta prescaler
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:342.18kb
    • 提供者:sherry
  1. code

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  2. it is the collection of the modules involved inthe design of digital fm.the code coves the key components like numerically controlled oscillator, loop filter, fir filter ,phase detector along with the complete cicuit implementation of the digital fm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:4.71kb
    • 提供者:syamprasad
  1. PFDCP_prj

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  2. 采用ADS对环路中鉴相鉴频器和电荷泵进行联合仿真,优化整体性能。-By ADS on the loop phase frequency detector and charge pump joint simulation, optimizing the overall performance.
  3. 所属分类:SCM

    • 发布日期:2017-03-30
    • 文件大小:20.8kb
    • 提供者:weijianjun
  1. dpll1600e

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  2. 数字锁相环的设计,包括鉴相器,环路滤波器,spi口输出,分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-10
    • 文件大小:361.77kb
    • 提供者:zhujianhua
  1. DCO_ST

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  2. 单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:1011byte
    • 提供者:刘超
  1. DPLL_TEST

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  2. 单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:1kb
    • 提供者:刘超
  1. dpll

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  2. 用verilog编写的全数字锁相环,包括鉴相器,模K计数器,加减脉冲模块和分频模块,都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.08kb
    • 提供者:chi zhang
  1. 24chdetcpld

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  2. CPLD 24个通道循环检测有时序可控制反馈回路时间差-24-channel detector has a feedback loop to control the timing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:894.45kb
    • 提供者:lixiang
  1. costas

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  2. 基于costas环路的载波同步,使收发时钟频率和相位一致,环路包括四个部分乘法器和低通滤波、鉴相器、环路滤波器和数字振荡器组成-Based on the carrier synchronization of Costas loop, the frequency and phase of the transmit and receive clock is the same. The loop consists of four parts, including the multiplier and
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-12
    • 文件大小:852byte
    • 提供者:panda
  1. b1

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  2. 通过ATmel公司的mega328p芯片作为核心,使用4段移位数码管,通过usb连接电脑串口。用arduino的串口侦查器发送命令实现: 1.显示任何4位数(含小数)。 2.对改数进行末位加一(不进位)。 3.对改数进行乘十,当到达无小数点时自动变成除十,当小到无法显示自动变成乘十。 4.循环左移和循环右移(小数点位置不变)。(Through ATmel company's mega328p chip as the core, the use of 4 segment digital t
  3. 所属分类:单片机开发

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