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搜索资源列表

  1. 24miao

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  2. 24秒倒计时系统(有跑马灯) 利用CPLD-24 seconds remaining systems (5,250) using CPLD
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:291575
    • 提供者:moding
  1. qiangdaqi4ren7.1

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  2. 四人抢答器的实现,主持人按键清除按键,按开始键,100秒倒计时答题时间-four Responder the realization host keys to remove the keys, according to begin key 100 seconds to answer in the countdown time
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:804309
    • 提供者:jerry
  1. trrafficlight

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  2. (1)当乡村公路无车时,始终保持乡村公路红灯亮,主干道绿灯亮。 (2)当乡村公路有车时,而主干道通车时间已经超过它的最短通车时间时,禁止主干道通行,让乡村公路通行。主干道最短通车时间为25s 。 (3)当乡村公路和主干道都有车时,按主干道通车25s,乡村公路通车16s交替进行。(4)不论主干道情况如何,乡村公路通车最长时间为16s。 (5)在每次由绿灯亮变成红灯亮的转换过程中间,要亮5s时间的黄灯作为过渡。 (6)用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-16
    • 文件大小:2148
    • 提供者:Richard
  1. traffic

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  2. xilinx完成一个模拟的十字路口交通信号灯,主干道上的绿灯时间为30s,支干道的绿灯时间为30s,且交通灯从绿变红时,有6s黄灯亮的时间间隔。当然每种状态的倒计时的时间值应显示到LED数码管上。
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-17
    • 文件大小:94865
    • 提供者:haolj
  1. qiangdaqi1

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  2. 两人抢答器,有抢答,倒计时,记分,响铃功能.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:44711
    • 提供者:周林
  1. VerilogHDL_trafficlight

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  2. 采用Verilog HDL语言编写的交通灯控制系统,这是一个完整的毕设课题,分别有分频、显示译码、倒计时和动态显示驱动模块,实用价值很高,
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-18
    • 文件大小:363159
    • 提供者:廖耿耿
  1. miaobiao

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  2. 完整的的倒计时秒表设计(指示带闪烁)VHDL代码,Quartus 2开发环境,Archive文件,在Quartus2解压即可。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:113432
    • 提供者:李淡
  1. tra_control

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  2. 基于Maxplus2的Verilog编程,实现交通灯功能(包含倒计时)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1823
    • 提供者:侯玉建
  1. d11

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  2. 用层次化设计完成倒计时装置 输入:16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、 倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。 输出:数码管数据信号及宣统信号,倒计时结束信号。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3127
    • 提供者:jingken
  1. count24_04

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  2. 24进制倒计时 24进制倒计时用VHDL编写
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:128738
    • 提供者:libo
  1. watch

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  2. 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S,用三位数码管显示。 (1) 倒计时:通过小键盘可以实现设定计时时间(以秒为单位,最大计时时间为99.9秒)。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后,自动停止倒计时,同时响铃。 (2) 顺计时:初始值为00.0S,通过键盘实现开始计时和结束计时功能。计时结束后,显示记录的时间。 (3) 用三个发光二极管正确显示以下状态:倒计时状态、顺计时状态
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:412886
    • 提供者:YUJIAN.XU
  1. 用VHDL语言实现四人智力竞赛抢答器的设计

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  2. 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
  3. 所属分类:VHDL编程

  1. FPGA-verilog-交通灯

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  2. 采用verilog编写的代码,用FPGA实现交通灯控制,包含有数码管显示控制,倒计时控制,状态机等,是练习Verilog代码编写的一个很好的实例!
  3. 所属分类:VHDL编程

  1. VHDL 倒计时

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  2. VHDL实现 下载可运行
  3. 所属分类:VHDL编程

  1. FPGA.rar

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  2. 24秒倒计时设计用于专业篮球比赛有说明和一系列程序代码,24 seconds countdown designed for professional basketball game and a series of procedures has made it clear that the code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-10
    • 文件大小:9515
    • 提供者:米虫
  1. jiaotongdeng

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  2. 实现十字路口红绿灯指示功能,红绿灯不同时间倒计时显示,包含VHDL编写的主要器件,和下载扫描电路。-Functions to achieve a crossroads traffic lights, traffic lights and countdown at different times, including the preparation of the main components VHDL, and download scanning circuit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:457194
    • 提供者:lijinrun
  1. wash

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  2. 设计制作一个简易全自动洗衣机控制器。 1、洗衣机的功能有洗涤、漂洗和脱水,每个功能持续的时间分别为20秒、15秒和10秒。 2、用一个按键实现洗衣程序的手动选择:A、单洗涤;B、单漂洗;C、单脱水;D、漂洗和脱水;E、洗涤、漂洗和脱水全过程。 3、在所选择的程序完成之后,控制器应处于停止状态。 4、用一个按键实现暂停洗衣和继续洗衣的控制, 暂停后继续洗衣应回到暂停之前保留的状态。 5、用发光二极管指示状态;用数码管以倒计时的方式显示当前状态的剩余时间 -Aut
  3. 所属分类:VHDL编程

    • 发布日期:2013-12-06
    • 文件大小:610434
    • 提供者:onway
  1. qiangdaqi

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  2. 使用vhdl语言设计的一个四人参加的智力竞赛抢答计时器。当有某一参赛者首先按下抢答开关时,响应显示灯亮并伴有声响,此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于100s(显示为0—99),时间显示采用倒计时方式。当达到限定时间时,的发出声响以示警告。 -Using VHDL language design four people to participate in the quiz answer in the timer. When a participa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-09
    • 文件大小:192263
    • 提供者:陈小龙
  1. VHDL

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  2. 实现一个10秒倒计时电路,要求使用8*8点阵显示计时结果。在QuartusII平台上设计程序和仿真题目要求,并下载到实验板验证实验结果。-Achieve a 10-second countdown circuit, requires the use of 8* 8 dot matrix display timing results. QuartusII platform in the design process and simulation on the subject request and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:404056
    • 提供者:li
  1. clockreverse

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  2. 数字钟 能实现倒计时 小时和分钟的调整 复位和暂停倒计时-clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1059
    • 提供者:lyy
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