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AvalonPwm
- SOPC实验--Hello World实验:启动Quartus II软件,选择File→New Project Wizard,在出现的对话框中填写项目名称 2、 点击Finish,然后选择“是”。选择Assignments→Device,改写各项内容。Family改为CycloneII,根据实验板上的器件选择相应的器件,本实验选择EP2C5T144C8,点击对话框中的Device & Pin Options,在Configuration中,选项Use Configuration Device为E
tft_cntlr_ref_v1_00_c
- TFT LCD 控制器的VERILOG 源代码程序,已在某项目上成功应用.
uart_serial
- UART接口的VHDL源代码,成功应用于SOC项目开发中,请勿用于商业用途。
SongQuartusVHDL
- 乐曲硬件演奏电路设计的全部VHDL代码,在QuartusII环境下编译通过,已存在QuartusII项目
I2C
- I2C 串口通讯Xilinx项目源码 拷贝到硬盘,用ISE打开工程文件即可。
fpga1394
- 这是一段控制1394芯片的cpld的verilog程序,可以参考,在实际项目中已经采用.-This is a control chip cpld 1394 Verilog the procedures, they can refer to the actual project has been adopted.
Sdram_Control_4Port.Verilog写的sdram的控制器
- 已经验证可用。此代码为Verilog写的sdram的控制器,可以由用户的使用而加载到自己的项目中自行开发。,Have verified that is available. This Verilog code written sdram controller, can be loaded into the user' s use of their own self-developed projects.
systemc-2.2.0.这个是systemC在VC下编译后的文件
- 这个是systemC在VC下编译后的文件,响应的运行时 include systemc-2.2.0\src systemc.h 都文件。并且建立项目时 把SystemC.lib加入项目中即可编译SystemC,This is the systemC after VC complie, you can include the systemc-2.2.0\src systemc.h file and add SystemC.lib to your project .
Taxi-automatic
- 本项目实现一个出租车自动计费器。计费包括起步价、行车里程计费、等待时间计费三部分,用四位数码管显示总金额,最大值为999.9元。起步价为5.0元,3公里之内按起步价计费,超过3公里,每公里增加1元,等待时间单价为每1分钟0.1元。用两位数码管显示总里程,最大值为99公里,用两位数码管显示等待时间,最大值为99分钟。-The project achieved a taxi meter automatically. Billing, including starting, mileage charg
i2c_ip.zip
- I2C的ip核,Verilog实现,可以直接用在你的项目中。I2C是一种简单实用的通讯协议。,I2C' s ip nuclear, Verilog realization, you can directly use in your projects. I2C is a simple and practical protocol.
VHDL语言实现的arm内核
- 5个ram核,arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核,verilog写的,有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心,结构良好,简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目,国防科技大学牛人ShengYu Shen写的,原来放在opencores上,
canbus
- CAN总线的FPGA实现,用Verilog编写,代码完整,而且有很完善的测试代码,用ISE直接打开,学习FPGA进阶的好项目-CAN Bus FPGA, written with Verilog, code integrity, but also very good test code, using ISE directly open, a good project to learn advanced FPGA
fpga-dm9000a
- 一个项目工程,硬件包含XINLINX FPGA,配置FLASH,串口,SDRAM,与以太网芯片DM9000A,实现数据采集,以太网传输,电路验证完全正确,请放心使用,SPARTAN 3E 的BGA引脚320个,不容易布板,可以参考使用的。要FPGA实现网络通信也可以参考电路,B因为产品升级了所以公开原来的电路的。 -A project engineering, hardware contains XINLINX FPGA, configuration FLASH, serial port, SD
eth_send
- 清华大学sdr项目,网口代码。Verilog编写。很实用。希望大家喜欢。-Tsinghua University sdr project, network interface code. Verilog preparation. Very practical. Hope you like it.
FSMLibrary
- 有限状态机源码,最近在做一个项目需要用到状态机,自己研究了一下,将原来的状态机封装了,做了一些修改,实现了一个比较好用的状态机。里面包括测试工程,用例-Finite state machine source code, most recently doing a project needs to use state machines, their study a little, the original state machine package, and made some modificat
YCbCr_RGB_10bit
- YCbCr 转 RGB模块,以应用于项目中。 该模块可将10bitYCbCr分量视频转换为12bitRGB视频,需消耗乘法器。-YCbCr turn RGB module, to apply to the project. The module can be 10bitYCbCr component video converted to 12bitRGB video, need to consume multiplier.
ptpress
- Altera FPGACPLD设计(高级篇)配套光盘,提供了书中所有示例的完整工程文件、设计源文件和说明文件。 每个工程示例都包括了该工程的项目文件、源文件、报告文件和生成结果等文件,读者可以用Quartus II或相应的软件直接打开。设计源文件根据设计输入类型分为源代码或原理图等。-Altera FPGACPLD Design (Advanced papers) supporting CD-ROM, the book provides a complete project files fo
clk_vhdl
- Quartus II工程压缩文件,是一个典型的基于FPGA的数字钟工程项目,有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
cpld_spi
- cpld spi ,功能基本上满足普通项目的使用,欢迎使用。-cpld spi, function essentially to meet the general project use, Welcome.
MIPS_CPU
- 一个完整的MIPS CPU的设计,是创新设计项目,内含详细的项目设计报告-A complete MIPS CPU design, innovative design projects, detailed project design report containing