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Example-2-3
- 这些是verilog编程实例3,仅供参考-These are three examples of Verilog Programming for reference
9.3_Pulse_Counter
- 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9.3.8 脉冲计数器的硬件实现 -based on V
3-1
- 自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机
rs-5-3
- 学习使用FPGA做一些简单的编码器,RS(5,3)编码就是5个字符中有5-3=2两个校正字
fen
- verilog，4、5分频器，5分频器占空比3：2-Verilog, 4,5 dividers, five dividers ratio of 3:2
lift.rar
- （1）用VHDL实现四层电梯运行控制器。 （2）电梯运行锁用一按钮代替（开锁上电），低电平可以运行，高电平不能运行。 （3）每层电梯入口处设有上行、下行请求按钮，电梯内设有乘客到达层次的停站要求开关，高电平有效。 （4）有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 （5）电梯到达某一层时，该层指示灯亮，并一直保持到电梯到达另一层为止。电梯上行或下行时，相应状态指示灯亮。 （6）电梯接收到停站请求后，每层运行2秒，到达停站层，停留2秒后门自动打开，开门指示灯亮，开门6秒后电梯自动关门
double_mux4_1
- 设计一个双四选一的数据选择器电路 设计要求： （1）双四选一的数据选择器的电路框图如图3.2.3所示，试写出设计块对其逻辑功能进行描述。 -Choose a design of a dual quad data selector circuit design requirements: (1) a double four selected data selector circuit diagram shown in Figure 3.2.3, try to write the
V3(2)
- 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。-Design of a 7-s
Synplify.Premier.v9.6.2.with.I
- Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack,Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack
convolution_encoder_VHDL
- 卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码，码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation
X-HDL3.2.52
- vhdl和Verilog HDL相互转换的软件，很难找的一款-vhdl and Verilog HDL mutual conversion software, very difficult to find a
Filter-Wiz-PRO-3.2aCrack
- 本人使用次数最多的分立元件滤波器软件,功能非常齐全,基本能想到的问题它都替你考虑到了,唯一缺点是不注册的话对极点数和阻值作了一定的限制-I have the highest number of discrete components using filter software is very complete, it can basically think of the problem are taken into account for you, the only drawback is no
XilinxisdisclosingthisSpecification
- Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的设计” 描述将 TI TMS320C6
2410pcb
- 2410开发板pcb图，源自freindy arm（友善之臂）-2410 development board pcb diagram
counter
- 利用EDA工具MAX-PlusII的VDHL输入法，输入VHDL程序，实现2位计数器，在七段译码器上以十进制显示：0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器；建立相应仿真波形文件，并进行波形仿真；分析设计电路的正确性。-The use of EDA tools VDHL of the MAX-PlusII input method, enter the VHDL program, the realization of two counters, in t
count64
- 将5MHz时钟信号分频后得到1.6/3.2秒可选的同步信号，还可接外接同步信号对其进行强制同步-To 5MHz frequency clock signal 1.6/3.2 seconds after the optional sync signal, external sync signal can then be forced synchronization
xhdl3.2.55_windows
- Verilog与VHDL互相转化的最新版本的软件望对大家有用-Verilog and VHDL to transform the latest version of the software useful for all of us look
2
- 利用maxplus2完成 1、 完成带时、分、秒显示的24h计时功能； 2、 能完成整点报时功能，要求当数字钟的分和秒计数器计到59min52s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到； 3、 完成对“时”和“分”的校时，并能对秒计数器清零。 -Use maxplus2 completed one complete with hours, minutes, seconds, show 24h time functions 2, can complete the
S7_PS2_LCD
- 1、ps/2键盘输入，通过led显示ascii码 2、稍等1s可以在lcd上显示输入的字符 3、其中键盘上的backspce键是用来清屏的 4、当lcd上显示满字符时，在按下按键自动清屏，从第一行显示。-1, ps/2 keyboard input, through the led display ascii code 2, wait 1s can input characters lcd display 3, in which key on the keyboard is used
sp605_pcie_13.2
- 基于FPGA，pcie开发的源码程序，已经经过测试，上传来给其他爱好者学习交流。- input user_clk, input user_reset, input user_lnk_up, // Tx input [5:0] tx_buf_av, input tx_cfg_req, output tx_cfg_gnt,