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odd_divider_VHDL
- 常用1、3、5及任意奇数分频器的VHDL代码实现（原创）-used 1,3,5 and arbitrary odd Divider VHDL code to achieve (original)
9.3_Pulse_Counter
- 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9.3.8 脉冲计数器的硬件实现 -based on V
3-1
- 自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机
rs-5-3
- 学习使用FPGA做一些简单的编码器,RS(5,3)编码就是5个字符中有5-3=2两个校正字
数字频率计实验报告
- 课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL-curriculum design and FPGA design to achieve a digital frequency meter,
Altera Modesim破解版的LICENCE
- Altera Modesim破解版的LICENCE. 下载解压后: 1.直接运行mentorkg.exe(生成的license.txt拷贝到D:\altera\80\modelsim_ae\下或者mentorkg.exe拷贝到此目录下运行). 2.设置环境变量lm_license_file="D:\altera\80\modelsim_ae\license.txt" 3.搞定,Altera Modesim cracked version of the LICENCE.
lift.rar
- （1）用VHDL实现四层电梯运行控制器。 （2）电梯运行锁用一按钮代替（开锁上电），低电平可以运行，高电平不能运行。 （3）每层电梯入口处设有上行、下行请求按钮，电梯内设有乘客到达层次的停站要求开关，高电平有效。 （4）有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 （5）电梯到达某一层时，该层指示灯亮，并一直保持到电梯到达另一层为止。电梯上行或下行时，相应状态指示灯亮。 （6）电梯接收到停站请求后，每层运行2秒，到达停站层，停留2秒后门自动打开，开门指示灯亮，开门6秒后电梯自动关门
TFT
- 3.5寸TFT FPGA驱动程序,2C8驱动扫描TFT屏实现色条-TFT DV for FPGA
53lift
- 几篇关于5，3小波FPGA硬件实现的文章，很有帮助-5,3 wavelet few on FPGA hardware implementation of the articles, very helpful
jkff_a
- HDL example source code 3/5 jkff_a
RS-5-3-CODE
- RS(5,3）编码器原程序 程序已经调试过 且比较简短-RS(5,3） coder ,this code is very short
lgreenm
- 由VHDL撰写的红绿灯小绿人，由3*5点阵显示动画，含有许多特殊功能。-VHDL written from the traffic light little green men, from 3* 5 dot matrix display animation, with many special features.
vendingmachine
- 模拟实际的自动售获机，一共分1分，2分，3分，5分几种情况，根据按下的键的不同，灯会有不同的亮法，在按下的键等于“五分”的效果时，又会跳到另一种显示状态，按下复位键后，又恢复初始状态-Simulate the actual vending machines have been a sub-divided into 1, 2, 3, 5 several cases, according to press different keys, a bright light will have a diff
3-1
- 1,2,5分钱 自动报纸售卖机 verilog写的-1,2,5 cents a newspaper vending machines, automatic writing verilog
statemaschine
- 5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
4v2
- ENTITY maj IS PORT(a,b,c : IN BIT m : OUT BIT) END maj --Dataflow style architecture --Behavioural style architecture using a look-up table ARCHITECTURE using_table OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VEC
8051_7
- 1、模拟量输入选择接口2、用模拟比较器实现AD转换3、5SPI串行接口AD转换器TLC2543的应用4、6I2C接口AD转换器ADS11XX的应用5 等精度数字频率计的实现6、10时钟日历芯片PCF8563的应用7、48位并行接口ADC080X的接口与驱动8、91-wire测温芯片DS18XX的应用9、716位AD转换器AD7715的应用-1, analog input selection interface 2, using a comparator to achieve 3,5 SPI
clk_div3.5
- 用VHDL实现的带清零的3.5分频的代码。调试通过。-Implemented in VHDL with a clear frequency of 3.5 code. Debugging through.
Fibonacci
- Fibonacci数列的VHDL实现，程序细分为了各个模块实现了Fibonacci数列计算。Fibonacci数列：1,1,2,3，5，8...即当前元素为前两个元素之和。-Fibonacci sequence of VHDL, the program modules in order to achieve sub-Fibonacci series. Fibonacci numbers: 1,1,2,3,5,8 ... that is the current element and the fi
exp_micro_s
- 自己在QuartusII9.1及Modelsim新版本中完成的microsequencer实例的工程文件。 1.echo uart,接收rx_data,再回复！ 2.运行时请注意完整路径： D:\EXP\EXP_SOPCbuilder\exp_micro_s 3.UART数据输入问题？ 3.1 MODELSIM中w完信号后，run/restart一次。 3.2 设置clock=20ns。 3.3 命令行中输入uart_drive调出uart_