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  1. sleep_wake-up

    0下载：
  2. SLEEP WAKE UP FOR CSR CPU

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-12
    • 文件大小：1301
    • 提供者：郑自汉

  1. I2Csalve.v

    0下载：
  2. Modified I2C salve design 1. Asynchronous design: ASIC or FPGA design option 2. 8 bits CSR RW interface: 0~15, address and control 3. PAD not included 4. Altera CPLD verified

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-28
    • 文件大小：2048
    • 提供者：ph5077
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