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44vhdl
- 44个vhdl实例 注1： 含有不可综合语句，请自行修改 注2： 一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意 注3: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在VHDL程序中例化-44 VHDL examples Note 1 : Includes an integrated statement, the initiative to revise Note 2 : Some PLD only allows I / O exte
codeofvhdl2006
- 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
I486bus
- 基于VHDL语言开发的I486总线接口程序。实现了一个三态的总线，可保证数据的正常传输。-based on VHDL development of the I486 bus interface procedures. Implementation of a three-state bus can ensure that the normal data transmission.
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
123654vhaing
- 八音自动播放电子琴设计 vhdl源码，文件内有具体注释 [VHDL-XILINX-EXAMPLE26.rar] - [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9- -Octave electronic keyboard play aut
VDHL
- Verilog的135个经典设计实例，直流电机控制，游戏机，三态总线，加法器，锁存器等-Verilog s 135 classic design example, DC motor control, video game consoles, three-state bus, adder, latches, etc.
dfg
- 如何用正确的使用VHDL描述三态电路-How to use VHDL to describe the three-state circuit iiiiiiiiiiiiiiii
cmd_state
- vhdl的三态门的实现！双向的输入输出！-vhdl doors of the tri-state to achieve! Two-way input and output!
MCUBUS
- 实现MCU与单片机的通信借口 特别强调了对三态门的VHDL编程-MCU VHDL
fpgatri
- FPGA三态门的VHDL实现。包括2种不同的实现方法。编译环境是Quartus-VHDL 3-state gate FPGA implementation. Including two kinds of different implementations. Build environment is Quartus
zucheng
- 部分指令系统和三态门用VHDL在模型机上的实现-Part of the command system and the tri-state gate analog implementation
I2C
- 使用VHDL写的标准 IIC代码 标准的接口文件，具有三态功能-The use of a standard IIC write VHDL code for a standard interface file, with tri-state function
ethernet_tri_mode
- 三态以太网的hdl源代码，适合FPGA工程师使用-Tri-State Ethernet hdl source code for FPGA engineers
4
- 8x9FIFO逻辑功能的VHDL语言程序，程序中定义了四个进程，用来寄存数据，控制读指针，控制写指针以及控制三态输出-VHDL language program for 8x9FIFO logic function, the program defines four processes for data storage to control the read pointer to control the write pointer as well as to control three-stat
vhdl-Language-routine-highlights
- 工程中常用的VHDL控制模块，包括三态门，SDRAM，FIFO，PLL，RAM，FIlter等模块，非常实用的工程代码-Control module of VHDL is commonly used in engineering, including the tri-state gate, SDRAM, FIFO, PLL, RAM, FIlter module, very practical engineering code
VHDL
- 组合逻辑电路设计：基本逻辑门、三态门、译码器。-Combination logic circuit design: basic logic gates, tri-state gate decoder.
Tristate-buffers
- 本程序完成三态缓冲器的功能，采用硬件编程语言VHDL实现。-This procedure completion tristate buffers using hardware programming language VHDL implementation.
fpgaasm
- 6简单的verilog程序，完成sram读写ipcore 是用vhdl写的 但是不连接三态桥(am_IS61LV25616A61LV25616Aam61LV25616AV25616Aam61LV2561)